SOPC技術(shù)實(shí)用教程

內(nèi)容概要

本書介紹了在電子工程技術(shù)前沿領(lǐng)域中正被日益廣泛應(yīng)用的SOPC解決方案及其技術(shù)。內(nèi)容包括實(shí)現(xiàn)SOPC解決方案相關(guān)的工具軟件及其使用方法、設(shè)計(jì)理論和設(shè)計(jì)實(shí)例。主要分為三部分：（1）SOPC設(shè)計(jì)環(huán)境工具軟件Quartus II的使用方法；（2）SP Builder和MATLAB的現(xiàn)代DSP硬件設(shè)計(jì)技術(shù)及其相關(guān)的Nios系統(tǒng)硬件加速器與自定制指令的設(shè)計(jì)方法；（3）SOPC Builder的Nion嵌入式系統(tǒng)軟硬件開(kāi)發(fā)技術(shù)具體內(nèi)容包括Quartus II基本用法、設(shè)計(jì)流程向?qū)А⒊Ｓ玫膬?yōu)化技術(shù)、邏輯鎖定優(yōu)化技術(shù)、嵌入式邏輯分析儀使用方法、Cyclone等FPGA器件用法及其配置方法，基于DSP Builder的DSP與數(shù)字通信模塊設(shè)計(jì)方法，Nios嵌入式系統(tǒng)硬件配置與生成、系統(tǒng)綜合、軟件調(diào)試以及指令定制等。   本書可作為電子類各專業(yè)本科生、研究生的教材和相關(guān)領(lǐng)域工程技術(shù)人員的參考書；也可作為本科EDA技術(shù)課程的后續(xù)課程教材和現(xiàn)代電子系統(tǒng)設(shè)計(jì)、電子設(shè)計(jì)競(jìng)賽、DSP應(yīng)用系統(tǒng)、數(shù)字通信系統(tǒng)以及Nios嵌入式系統(tǒng)高層次開(kāi)發(fā)的參考書。

書籍目錄

第1章 概述  1.1 SOC單片系統(tǒng)  1.2 SOPC及其技術(shù)  1.3 基于FPGA和SOPC技術(shù)的處理器  1.4 基于FPGA和SOPC技術(shù)的DSP第2章 Quartus II基本使用方法  2.1 IT.弦信號(hào)發(fā)生器設(shè)計(jì)    2.1.1 設(shè)計(jì)原理    2.1.2 創(chuàng)建工程和編輯設(shè)計(jì)文件    2.1.3 創(chuàng)建工程    2.1.4 編譯前設(shè)置    2.1.5 編譯    2.1.6 定制ROM初始化數(shù)據(jù)文件    2.1.7 定制ROM元件    2.1.8 再次全程編譯并了解編譯結(jié)果    2.1.9 仿真    2.1.10 應(yīng)用RTL電路圖觀察器  2.2 引腳鎖定和編程下載    2.2.1 引腳鎖定    2.2.2 SOF文件下載    2.2.3 對(duì)配置器件編程  2.3 使用在系統(tǒng)嵌入式存儲(chǔ)器數(shù)據(jù)編輯器  2.4 使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測(cè)試    2.4.1 應(yīng)用SignalTap II測(cè)試singt    2.4.2 編輯觸發(fā)函數(shù)  2.5 嵌入式鎖相環(huán)altPLL宏功能模塊調(diào)用    2.5.1 建立嵌入式鎖相環(huán)PLL元件    2.5.2 測(cè)試鎖相環(huán)PLL  【習(xí)題】  【實(shí)驗(yàn)2-1】正弦信號(hào)發(fā)生器設(shè)計(jì)實(shí)驗(yàn)  【實(shí)驗(yàn)2-2】基于DDS的數(shù)字移相信號(hào)發(fā)生器設(shè)計(jì)實(shí)驗(yàn)第3章 適配與時(shí)序優(yōu)化設(shè)置  3.1 優(yōu)化設(shè)置與時(shí)序分析    3.1.1 Settings設(shè)置    3.1.2 HDL版本設(shè)置及Analysis&Synthesis功能    3.1.3 Analysis&Synthesis的優(yōu)化設(shè)置    3.1.4 Fitter設(shè)置    3.1.5 增量布局布線控制設(shè)置    3.1.6 使用Design Assistant檢查設(shè)計(jì)可靠性    3.1.7 時(shí)序設(shè)置與分析    3.1.8 查看時(shí)序分析結(jié)果    3.1.9 適配優(yōu)化設(shè)置  3.2 原理圖與VHDL文本混合輸入設(shè)計(jì)    3.2.1 設(shè)計(jì)16位VHDL加法器    3.2.2 8位乘法累加器頂層原理圖設(shè)計(jì)    3.2.3 仿真第4章 邏輯鎖定技術(shù)  4.1 LogicLock技術(shù)的基本內(nèi)容    4.1.1 LogicLock技術(shù)解決系統(tǒng)設(shè)計(jì)優(yōu)化    4.1.2 LogicLock的基本內(nèi)容    4.1.3 鎖定區(qū)域的基本方式    4.1.4 層次化邏輯鎖定區(qū)域    4.1.5 LogicLock技術(shù)的不同應(yīng)用流程    4.1.6 系統(tǒng)性能強(qiáng)化策略    4.1.7 鎖定區(qū)域的移植與再利用  4.2 流水線乘法器結(jié)構(gòu)與未鎖定前特性  4.3 應(yīng)用邏輯鎖定技術(shù)    4.3.1 pipemult模塊設(shè)計(jì)    4.3.2 確定邏輯鎖定區(qū)域及其特性    4.3.3 將設(shè)計(jì)實(shí)體移至鎖定區(qū)域    4.3.4 編譯優(yōu)化鎖定后的pipemult模塊    4.3.5 輸出邏輯鎖定約束信息    4.3.6 將VQM文件加入進(jìn)頂層工程    4.3.7 輸入邏輯鎖定約束  【習(xí)題】  【實(shí)驗(yàn)4-1】用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)流水線乘法器實(shí)驗(yàn)  【實(shí)驗(yàn)4-2】用邏輯鎖定優(yōu)化技術(shù)設(shè)計(jì)16階數(shù)字濾波器實(shí)驗(yàn)第5章 Matlab／DSP Builder設(shè)計(jì)向?qū)У?章 DSP與數(shù)字通信模塊設(shè)計(jì)第7章 SOPC設(shè)計(jì)初步第8章 Nios外設(shè)及其編程第9章 Nios軟件開(kāi)發(fā)進(jìn)階第10章 深入了解Nios系統(tǒng)設(shè)計(jì)第11章 Nios綜合設(shè)計(jì)示例第12章 自定制Nios指令附錄A SOPC／DSP實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)附錄B 實(shí)驗(yàn)電路結(jié)構(gòu)圖附錄C GW48 SOPC系統(tǒng)實(shí)驗(yàn)信號(hào)名與芯片引腳對(duì)照表參考文獻(xiàn)

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