數字邏輯與VHDL設計

內容概要

本書把數字邏輯設計、VHDL描述以及使用CAD工具三者相結合，不僅幫助讀者掌握數字邏輯的設計原理，還幫助讀者掌握先進的設計工具，從而能高效地完成一個設計。    本書附有一張光盤，其中包含Altera公司的CAD工具MAX+plusⅡ(學生版)。該軟件工具可以把一個用VHDL描述的設計自動映射到可編程器件，即大容量可編程器件(CPLD)或現場可編程門陣列(FPGA)。學生們可以親手使用MAX+plusⅡ對本書中VHDL實例以及家庭作業(yè)做實驗。MAX+plusⅡ是一個功能強大的商業(yè)化工具，已經在工業(yè)界贏得良好聲譽。它提供一個成熟的、對用戶友好的程序包，工程師們用它進行設計、模擬、測試并最終實現邏輯電路。    VHDL是一種復雜的語言，本書沒有對其做全面介紹，而采用循序漸進的方法引導學習。為了便于學生學習MAX+plusⅡ，本書附有3個不同程度的使用指南。    本書適合作計算機和電子工程等專業(yè)本科生及研究生的教材，也可作集成電路設計人員的參考書。

作者簡介

Stephen Brown在加拿大的New Brunswick大學獲得電氣工程的學士學位，在多倫多大學獲得電氣工程碩士和博士學位。1992年起在多倫多大學任教，現在是電氣與計算機工程系的副教授。1999-2000年任美國加州圣荷塞的Altera公司的高級技術成員，從事高級CAD算法和可編程邏輯器件的體系結構方面的工作。
   研究領域包括現場可編程VLSI技術、CAD算法、以及計算機體系結構。1992年在加拿大獲得加拿大自然科學與工程研究理事會的最佳博士論文獎。
   他還獲得電氣工程、計算機工程和計算機科學課程的多項優(yōu)勝獎。他還是《現場可編程門陳列》一書的合作作者。

書籍目錄

第1章 設計概念  1．1 數字硬件   1．1．1 標準芯片   1．1．2 可編程邏輯器件   1．1．3 全定制設計芯片  1．2 設計過程  1．3 數字硬件的設計   1．3．1 基本設計周期   1．3．2 數字硬件單元的設計  1．4 本書的邏輯電路設計  1．5 理論與實際  參考文獻第2章 邏輯電路導論  2．1 變量與函數  2．2 反相  2．3 真值表  2．4 邏輯門與網絡   2．4．1 邏輯網絡的分析  2．5 布爾代數   2．5．1 文氏圖   2．5．2 記號與術語   2．5．3 運算的優(yōu)先級  2．6 用與門、或門和非門進行綜合   2．6．1 積之和形式與和之積形式  2．7 設計實例   2．7．1 三路燈控制   2．7．2 多路器電路．  2．8 CAD 211具簡介   2．8．1 設計輸人   2．8．2 綜合   2．8．3 功能模擬   2．8．4 小結  2．9 VHDL簡介   2．9．1 用VHDL表示數字電路   2．9．2如何寫簡單VHDL代碼   2．9．3如何寫VHDL代碼  2．10 結論  習題  參考文獻第3章 實現技術  3．1晶體管開關  3．2 NMOS邏輯門  3．3 CMOS邏輯門    3．3．1 邏輯門電路的速度  3．4負邏輯系統  3．5 標準芯片   3．5．1 7400系列標準芯片  3．6可編程邏輯器件   3．6．1 可編程邏輯陣列PLA    3．6．2 可編程陣列邏輯PAL    3．6．3對PLA和PAL編程   3．6．4復合可編程邏輯器件CPLD   3．6．5 現場可編程門陣列   3．6．6 使用CAD 32具在CPLD和FPGA中實現電路  3．7 客戶定制芯片、標準單元和門陣列  3．8 實際特性   3．8．1 金屬氧化物場效應晶體管的制造和特性   3．8．2 MOSFET的導通電阻   3．8．3 邏輯門的電平   3．8．4 噪聲容限   3．8．5 邏輯門的動態(tài)運行   3．8．6邏輯門的功耗   3．8．7 通過晶體管開關傳送1和0   3．8．8 邏輯門的扇人和扇出  3．9 傳輸門   3．9．1 異或門   3．9．2多路器電路  3．10可編程器件(SPLD，CPLD和FPGA)的實現細節(jié)   3．10．1 FPGA的實現  3．11 結束語  習題  參考文獻第4章 邏輯函數的優(yōu)化實現  4.1 卡諾圖  4.2 最小化的策略   4.2.1 名詞術語   4.2.2 最小化過程  4.3 和之積形式的最小化  4.4 不完全規(guī)定函數  4.5 多輸出電路  4.6 與非門和或非門組成的邏輯網絡  4.7 多級綜合   4.7.1 提取公因子   4.7.2 功能分解   4.7.3 多級與非和或非電路  4.8 多級電路分析  4.9 立方體表示法   4.9.1 立方體和超立方體  4.10 使用立方體表示法對函數最小化   4.10.1 產生質量涵項   4.10.2 確定必要質蘊涵項   4.10.3 求最小覆蓋的完整過程  4.11 一些實際問題  4.12 CAD工具   4.12.1 邏輯綜合和優(yōu)化   4.12.2 物理設計   4.12.3 時序模擬   4.12.4 設計流程小結   4.12.5 由VHDL代碼綜合而得的電路實例  4.13 小結  習題  參考文獻第5章 數的表示方尖和算術運算電路  5.1 數的位置表示法   5.1.1 無符號整數   5.1.2 十進制系統和二進制系統之間的轉換   5.1.3 八進制和十六進制數的表示方法  5.2 無符號數的加法運算   5.2.1 全加器的分解   5.2.2 行波進位加法器   5.2.3 設計實例  5.3 有符號數   5.3.1 負數   5.3.2 加法和減法   5.3.3 加法器、減法器   5.3.4 基數補碼方案   5.3.5 算術運算的一般觀察   5.3.6 電路的性能  5.4 快速加法器   5.4.1 先行進位加法器  5.5 使用CAD工具設計算術運算電路   5.5.1 使用原理圖編輯器設計算術運算電路   5.5.2 使用VHDL設計算術運算電路   5.5.3 VHDL代碼中表示數字方法   5.5.4 算術賦值語句  5.6 乘法   5.6.1 無符號數的陣列乘法器   5.6.2 有符號數的乘法  5.7 數的其他表示方法   5.7.1 定點數   5.7.2 浮點數   5.7.3 二十進制表示法  5.8 ASCII字符代數  習題  參考文獻第6章 組合電路積木塊  6.1 多路器   6.1.1 以多路器為元件的邏輯綜合   6.1.2 使用香農展開的多路器綜合  6.2 譯碼器   6.2.1 多路分解器  6.3 編碼器   6.3.1 二進制編碼器   6.3.2 優(yōu)先級編碼器  6.4 代碼轉換器  6.5 算術比較電路  6.6 用VHDL設計組合邏輯電路   6.6.1 賦值語句   6.6.2 選擇信號賦值語句   6.6.3 條件信號賦值語句   6.6.4 FOR生成語句   6.6.5 并行和順序賦值語句   6.6.6 進程語句   6.6.7 CASE語句  6.7 結束語  習題  參考文獻第7章 觸發(fā)器、寄存器、計數器和一個簡單的處理器  7.1 基本的鎖存器  7.2 SR選通鎖存器   7.2.1 用與非門組成選通RS鎖存器  7.3 選通D鎖存器   7.3.1 傳輸延遲的影響  7.4 主從觸發(fā)器和邊沿解發(fā)D觸發(fā)器   7.4.1 主從D觸發(fā)器   7.4.2 邊沿觸發(fā)的D觸發(fā)沿   7.4.3 帶有清0和預置信號的D觸發(fā)器  7.5 T觸發(fā)器   7.5.1 可配置的觸發(fā)器  7.6 JK觸發(fā)器  7.7 術語小結  7.8 寄存器   7.8.1 移位寄存器   7.8.2 并行存取的移位寄存器  7.9 計數器   7.9.1 異步計數器   7.9.2 同步計數器   7.9.3 具有并行加載功能的計數器  7.10 同步清0  7.11 其他類型計數器   7.11.1 二-十進制計數器   7.11.2 環(huán)形計數器   7.11.3 Johnson計數器   7.11.4 關于計數器設計的評述  7.12 用CAD工具設計含存儲元件的電路   7.12.1 用圖形編輯器設計含存儲元件的電路   7.12.2 在VHDL代碼中使用鎖存器和觸發(fā)器   7.12.3 用VHDL的順序語句描述存儲元件  7.13 用CAD工具設計包含寄存器和計數器的電路   7.13.1 用圖形編輯器設計包含寄存器和計數器的電路   7.13.2 用VHDL描述含寄存器和計數器的電路   7.13.3 使用VHDL的順序語句描述寄存器和計數器  7.14 設計實例   7.14.1 總線結構   7.14.2 簡單的處理器   7.14.3 反應計時器  7.15 小結  習題  參考文獻第8章 同步時序電路  8.1 基本設計步驟   8.1.1 狀態(tài)圖   8.1.2 狀態(tài)表   8.1.3 狀態(tài)分配   8.1.4 選擇觸發(fā)器得到次態(tài)和輸出表達式   8.1.5 時序圖   8.1.6 設計步驟小結  8.2 狀態(tài)分配問題   8.2.1 一熱態(tài)位編碼  8.3 Mealy狀態(tài)模型  8.4 用CAD工具設計有限狀態(tài)機   8.4.1 用VHDL描述Moore型有限狀態(tài)機   8.4.2 VHDL代碼的綜合   8.4.3 電路的模擬與測試   8.4.4 另一種風格的VHDL代碼   8.4.5 使用CAD工具的設計步驟小結   8.4.6 用VHDL代碼指定狀態(tài)分配   8.4.7 用VHDL描述Mealy型有限狀態(tài)機  8.5 串行加法器實例   8.5.1 串行加法器的Mealy型有限狀態(tài)機   8.5.2 串行加法器的Moore型有限狀態(tài)機   8.5.3 串行加法器的VHDL代碼  8.6 狀態(tài)最小化   8.6.1 劃分最小化過程   8.6.2 不完全規(guī)定有限狀態(tài)機  8.7 用時序電路的方法設計計數器   8.7.1 模8計數器的狀態(tài)圖和狀態(tài)表   8.7.2 狀態(tài)分配   8.7.3 用D觸發(fā)器實現   8.7.4 用JK觸發(fā)器實現   8.7.5 實例——另一種計數器  8.8 仲裁器電路的有限狀態(tài)機   8.8.1 仲裁器電路的實現   8.8.2 減小狀態(tài)機的輸入延遲   8.8.3 小結  8.9 同步時序電路的分析  8.10 算法狀態(tài)機（ASM）流程圖  8.11 時序電路的形式模型  8.12 結束語  習題  參考文獻第9章 異步時序電路  9.1 異步行為  9.2 異步電路分析  9.3 異步電路綜述  9.4 狀態(tài)化簡  9.5 狀態(tài)分配   9.5.1 遷移圖   9.5.2 利用未指定的次態(tài)項   9.5.3 利用附加狀態(tài)變量的狀態(tài)分配   9.5.4 一熱態(tài)位狀態(tài)分配  9.6 冒險   9.6.1 靜態(tài)冒險   9.6.2 動態(tài)冒險   9.6.3 冒險的影響  9.7 一個完整的設計實例   9.7.1 自動售貨機控制器  9.8 本章小結  習題  參考文獻第10章 數字系統設計  10.1 積木塊電路   10.1.1 帶使能輸入的觸發(fā)器和寄存器   10.1.2 帶有使能輸入的移位寄存器   10.1.3 靜態(tài)隨機的訪問存儲器（SRAM）   10.1.4 PLD中的SRAM模塊  10.2 設計實例   10.2.1 位計數器電路   10.2.2 含有時間信息的算法狀態(tài)圖   10.2.3 移位加乘法器   10.2.4 除法器   10.2.5 算術平均器   10.2.6 排序操作  10.3 時鐘同步   10.3.1 時鐘偏移   10.3.2 觸發(fā)器的時間參數   10.3.3 觸發(fā)器的異步輸入   10.3.4 消除開發(fā)抖動  10.4 結論  習題  參考文獻第11章 邏輯電路的測試  11.1 故障模型   11.1.1 固定故障   11.1.2 單故障與多故障   11.1.3 CMOS電路  11.2 測試集的復雜性  11.3 路徑敏化   11.3.1 指定故障的檢測  11.4 樹型結構的電路  11.5 隨機測試  11.6 時序電路的測試   11.6.1 可測性設計  11.7 內建自測試   11.7.1 內建邏輯塊觀察器   11.7.2 名標分析   11.7.3 邊界掃描  11.8 印制電路板   11.8.1 PCB的測試   11.8.2 測試設備  11.9 本章小結  習題  參考文獻附錄A VHDL簡介附錄B 使用指南1附錄C 使用指南2附錄D 使用指南3附錄E 商業(yè)器件附錄F 英漢詞匯對照表

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