數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)

內(nèi)容概要

《數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)》以Xilinx公司的FPGA為開發(fā)平臺，采用MATLAB及VHDL語言為開發(fā)工具，詳細闡述數(shù)字通信同步技術(shù)的FPGA實現(xiàn)原理、結(jié)構(gòu)、方法以及仿真測試過程，并通過大量工程實例分析FPGA實現(xiàn)過程中的具體技術(shù)細節(jié)。主要包括FPGA實現(xiàn)數(shù)字信號處理基礎、鎖相環(huán)技術(shù)原理、載波同步、自動頻率控制、位同步、幀同步技術(shù)的設計與實現(xiàn)等內(nèi)容。

作者簡介

杜勇，四川省廣安市人，高級工程師。1999年于湖南大學電子工程專業(yè)獲學士學位，2005年于國防科學技術(shù)大學信息與通信工程專業(yè)獲碩士學位。主要從事數(shù)字信號處理、無線通信以及FPGA應用技術(shù)研究。發(fā)表學術(shù)論文十余篇，出版《數(shù)字濾波器的MATLAB與FPGA實現(xiàn)》等著作3部。

書籍目錄

第1章同步技術(shù)的概念及FPGA基礎1 1.1數(shù)字通信中的同步技術(shù)2 1.2同步技術(shù)的實現(xiàn)方法4 1.2.1兩種不同的實現(xiàn)原理4 1.2.2常用的工程實現(xiàn)途徑5 1.3FPGA概念及其在信號處理中的應用6 1.3.1基本概念及發(fā)展歷程6 1.3.2FPGA的結(jié)構(gòu)和工作原理8 1.3.3FPGA在數(shù)字信號處理中的應用14 1.4Xilinx器件簡介15 1.4.1Xilinx器件概況15 1.4.2Spartan系列器件17 1.4.3Virtex系列器件18 1.5設計語言及環(huán)境簡介19 1.5.1VHDL語言19 1.5.2ISE環(huán)境及綜合仿真工具22 1.5.3FPGA設計流程28 1.5.4MATLAB軟件31 1.5.5MATLAB與ISE的數(shù)據(jù)交互34 1.6小結(jié)35 第2章FPGA實現(xiàn)數(shù)字信號處理基礎37 2.1FPGA中數(shù)的表示38 2.1.1萊布尼茲與二進制38 2.1.2定點數(shù)表示39 2.1.3浮點數(shù)表示40 2.2FPGA中數(shù)的運算43 2.2.1加／減法運算43 2.2.2乘法運算46 2.2.3除法運算48 2.2.4有效數(shù)據(jù)位的計算49 2.3有限字長效應51 2.3.1字長效應的產(chǎn)生因素51 2.3.2A/D變換的字長效應52 2.3.3系統(tǒng)運算中的字長效應53 2.4FPGA中的常用處理模塊55 2.4.1乘法器模塊55 2.4.2除法器模塊60 2.4.3浮點運算模塊62 2.4.4濾波器模塊64 2.4.5數(shù)字頻率器模塊67 2.5小結(jié)68 第3章鎖相技術(shù)原理及應用71 3.1鎖相環(huán)的工作原理72 3.1.1鎖相環(huán)路的模型72 3.1.2鎖定與跟蹤的概念73 3.1.3環(huán)路的基本性能要求74 3.2鎖相環(huán)的組成75 3.2.1鑒相器75 3.2.2環(huán)路濾波器76 3.2.3壓控振蕩器77 3.3鎖相環(huán)路的動態(tài)方程77 3.3.1非線性相位模型77 3.3.2線性相位模型79 3.3.3環(huán)路的傳遞函數(shù)80 3.4鎖相環(huán)路的性能分析82 3.4.1暫態(tài)信號響應82 3.4.2環(huán)路的頻率響應84 3.4.3環(huán)路的穩(wěn)定性86 3.4.4非線性跟蹤性能87 3.4.5環(huán)路的捕獲性能89 3.4.6環(huán)路的噪聲性能90 3.5鎖相環(huán)路的應用92 3.5.1環(huán)路的兩種跟蹤狀態(tài)92 3.5.2調(diào)頻解調(diào)器93 3.5.3調(diào)相解調(diào)器94 3.5.4調(diào)幅信號的相干解調(diào)94 3.5.5鎖相調(diào)頻器95 3.5.6鎖相調(diào)相器95 3.6小結(jié)96 第4章載波同步的FPGA實現(xiàn)97 4.1載波同步的原理98 4.1.1載波同步的概念及實現(xiàn)方法98 4.1.2鎖相環(huán)的工作方式99 4.2鎖相環(huán)路的數(shù)字化模型100 4.2.1數(shù)字鑒相器100 4.2.2數(shù)字環(huán)路濾波器101 4.2.3數(shù)字控制振蕩器102 4.2.4數(shù)字環(huán)路的動態(tài)方程103 4.3輸入信號建模與仿真104 4.3.1工程實例需求104 4.3.2輸入信號模型105 4.3.3輸入信號的MATLAB仿真107 4.4載波同步環(huán)的參數(shù)設計109 4.4.1總體性能參數(shù)設計110 4.4.2數(shù)字鑒相器設計111 4.4.3環(huán)路濾波器及數(shù)控振蕩器設計114 4.5載波同步環(huán)的FPGA實現(xiàn)116 4.5.1頂層模塊的VHDL實現(xiàn)116 4.5.2IIR低通濾波器的VHDL實現(xiàn)119 4.5.3環(huán)路濾波器的VHDL實現(xiàn)123 4.5.4同步環(huán)路的FPGA實現(xiàn)125 4.6載波同步環(huán)的仿真測試126 4.6.1測試激勵的VHDL設計126 4.6.2單載波輸入信號的仿真測試129 4.6.3調(diào)幅波輸入信號的仿真測試133 4.6.4關于載波環(huán)路參數(shù)的討論136 4.7小結(jié)138 第5章抑制載波同步的FPGA實現(xiàn)139 5.1抑制載波同步的原理140 5.1.1平方環(huán)工作原理140 5.1.2同相正交環(huán)工作原理141 5.1.3判決反饋環(huán)工作原理142 5.2輸入信號建模與仿真144 5.2.1工程實例需求144 5.2.2DPSK調(diào)制原理及信號特征144 5.2.3DPSK信號傳輸模型及仿真145 5.3平方環(huán)的FPGA實現(xiàn)147 5.3.1改進的平方環(huán)原理147 5.3.2環(huán)路性能參數(shù)設計148 5.3.3帶通濾波器設計149 5.3.4頂層模塊的VHDL實現(xiàn)151 5.3.5帶通濾波器的VHDL實現(xiàn)155 5.3.6其他模塊的VHDL實現(xiàn)159 5.3.7FPGA實現(xiàn)后的仿真測試160 5.4同相正交環(huán)的FPGA實現(xiàn)162 5.4.1環(huán)路性能參數(shù)設計162 5.4.2低通濾波器VHDL實現(xiàn)163 5.4.3其他模塊的VHDL實現(xiàn)165 5.4.4頂層模塊的VHDL實現(xiàn)165 5.4.5FPGA實現(xiàn)后的仿真測試168 5.4.6同相支路的判決及碼型變換169 5.5判決反饋環(huán)的FPGA實現(xiàn)171 5.5.1環(huán)路性能參數(shù)設計171 5.5.2頂層模塊的VHDL實現(xiàn)172 5.5.3積分判決模塊的VHDL實現(xiàn)176 5.5.4FPGA實現(xiàn)后的仿真測試178 5.6小結(jié)179 第6章自動頻率控制的FPGA實現(xiàn)181 6.1自動頻率控制的概念182 6.2最大似然頻偏估計的FPGA實現(xiàn)183 6.2.1最大似然頻偏估計的原理183 6.2.2最大似然頻偏估計的MATLAB仿真185 6.2.3頻偏估計的FPGA實現(xiàn)方法187 6.2.4CORDIC核的使用189 6.2.5頂層文件的VHDL實現(xiàn)192 6.2.6頻偏估計模塊的VHDL實現(xiàn)195 6.2.7FPGA實現(xiàn)及仿真測試198 6.3基于FFT載頻估計的FPGA實現(xiàn)200 6.3.1離散傅里葉變換200 6.3.2FFT算法原理及MATLAB仿真202 6.3.3FFT核的使用204 6.3.4輸入信號建模與MATLAB仿真207 6.3.5基于FFT載頻估計的VHDL實現(xiàn)208 6.3.6FPGA實現(xiàn)及仿真測試211 6.4FSK信號調(diào)制解調(diào)原理212 6.4.1數(shù)字頻率調(diào)制213 6.4.2FSK信號的MATLAB仿真214 6.4.3FSK相干解調(diào)原理217 6.4.4AFC環(huán)解調(diào)FSK信號的原理218 6.5AFC環(huán)的FPGA實現(xiàn)220 6.5.1環(huán)路參數(shù)設計220 6.5.2頂層模塊的VHDL實現(xiàn)222 6.5.3鑒頻器模塊的VHDL實現(xiàn)225 6.5.4FPGA實現(xiàn)及仿真測試226 6.6小結(jié)227 第7章位同步技術(shù)的FPGA實現(xiàn)229 7.1位同步的概念及實現(xiàn)方法230 7.1.1位同步的概念230 7.1.2濾波法提取位同步231 7.1.3數(shù)字鎖相環(huán)位同步法232 7.2微分型位同步的FPGA實現(xiàn)234 7.2.1微分型位同步的原理234 7.2.2頂層模塊的VHDL實現(xiàn)235 7.2.3雙相時鐘信號的VHDL實現(xiàn)238 7.2.4微分鑒相模塊的VHDL實現(xiàn)240 7.2.5單穩(wěn)觸發(fā)器的VHDL實現(xiàn)241 7.2.6控制及分頻模塊的VHDL實現(xiàn)243 7.2.7位同步形成及移相模塊的VHDL實現(xiàn)244 7.2.8FPGA實現(xiàn)及仿真測試246 7.3積分型位同步的FPGA實現(xiàn)248 7.3.1積分型位同步的原理248 7.3.2頂層模塊的VHDL實現(xiàn)250 7.3.3積分模塊的VHDL實現(xiàn)254 7.3.4鑒相模塊的VHDL實現(xiàn)255 7.3.5FPGA實現(xiàn)及仿真測試256 7.4改進位同步技術(shù)的FPGA實現(xiàn)258 7.4.1正交支路積分輸出門限判決法258 7.4.2數(shù)字式濾波器法的工作原理260 7.4.3隨機徘徊濾波器的VHDL實現(xiàn)260 7.4.4隨機徘徊濾波器的仿真測試262 7.4.5改進的數(shù)字濾波器工作原理263 7.4.6改進濾波器的VHDL實現(xiàn)264 7.5小結(jié)266 第8章幀同步技術(shù)的FPGA實現(xiàn)267 8.1異步傳輸與同步傳輸?shù)母拍?68 8.1.1異步傳輸?shù)母拍?68 8.1.2同步傳輸?shù)母拍?69 8.1.3異步傳輸與同步傳輸?shù)膮^(qū)別269 8.2起止式同步的FPGA實現(xiàn)270 8.2.1RS—232串口通信協(xié)議270 8.2.2頂層模塊的VHDL實現(xiàn)272 8.2.3時鐘模塊的VHDL實現(xiàn)274 8.2.4數(shù)據(jù)接收模塊的VHDL實現(xiàn)276 8.2.5數(shù)據(jù)發(fā)送模塊的VHDL實現(xiàn)278 8.2.6FPGA實現(xiàn)及仿真測試280 8.3幀同步碼組及其檢測原理283 8.3.1幀同步碼組的選擇283 8.3.2間隔式插入法的檢測原理284 8.3.3連貫式插入法的檢測原理285 8.3.4幀同步的幾種狀態(tài)286 8.4連貫式插入法幀同步的FPGA實現(xiàn)287 8.4.1實例要求及總體模塊設計287 8.4.2搜索模塊的VHDL實現(xiàn)及仿真290 8.4.3校核模塊的VHDL實現(xiàn)及仿真293 8.4.4同步模塊的VHDL實現(xiàn)及仿真298 8.4.5幀同步系統(tǒng)的FPGA實現(xiàn)及仿真303 8.5小結(jié)304 參考文獻305

章節(jié)摘錄

版權(quán)頁：   插圖：   對于環(huán)路濾波器來說，與例4—1不同的是其輸入數(shù)據(jù)位寬由25比特增加到了29比特，程序中的相應信號變量的數(shù)據(jù)位寬也需要相應增加4比特。 由于低通濾波器及環(huán)路濾波器的VHDL程序代碼與例4—1中的代碼只有少許改動，因此本節(jié)不再給出完整的程序清單，讀者可以在本書配套光盤的“Chapter_5＼E5_Dpsk＼E5 1SquareLoop”目錄下查閱平方環(huán)載波提取系統(tǒng)的完整FPGA工程文件。 5.3.7 FPGA實現(xiàn)后的仿真測試 編寫完整個平方環(huán)載波提取系統(tǒng)的VHDL代碼，經(jīng)測試后就可以進行FPGA實現(xiàn)了。在ISE環(huán)境中為工程添加時序約束文件SquareLoop.ucf，并在約束文件中添加clk的約束條件為32 Mnz。FPGA實現(xiàn)后，可以在ISE界面十分方便地查看整個平方環(huán)系統(tǒng)所占用的硬件資源及最高系統(tǒng)運算速度。其中，寄存器資源（Slice Registers）占用了823個（7％）；查找表資源（Slice LUTs）占用了1322個（23％）；存儲塊資源（RAMB8BWERs）占用了1個（1％）；乘法器DSP資源（DSP48Als）占用了3個（18％）；全局時鐘資源（BuFG／BuFGMuxs）占用了1個（6％）。最高系統(tǒng)時鐘頻率（Maximum frequency）可達44.5 MHz，顯然滿足工程實例中要求的32 MHz。 進行平方環(huán)路的FPGA測試之前，首先需要編寫測試激勵文件代碼，測試文件的功能主要有產(chǎn)生32 MHz的系統(tǒng)時鐘信號clk，產(chǎn)生復位信號rst，并通過讀取由E5 DPSKSignalProduce.m程序生成的外部測試數(shù)據(jù)文件，產(chǎn)生輸入信號din。最后將平方環(huán)中的頻差信號df、本地振蕩器輸出的正弦信號sine轉(zhuǎn)換成十進制數(shù)據(jù)后，寫入外部文本文件中，供MATLAB分析程序E5_1_SigAnalysis.M來分析處理。 本工程實例中的測試激勵文件tst.vhd結(jié)構(gòu)及代碼與例4—1中的測試文件十分相似，不再給出程序清單，讀者可以在本書配套光盤中查閱完整的FPGA工程文件。 編寫好測試激勵文件后，直接運行Modelsim軟件，即可進行行為仿真或時序仿真。由于測試激勵文件中已編寫代碼，并將系統(tǒng)的頻差信號df以及NCO輸出的正弦信號sine寫入外部TXT文件中，因此可以采用MATLAB對Modelsim仿真出的數(shù)據(jù)進行分析處理。 MATLAB分析處理程序的功能與例4—1中的處理程序相似。主要完成從外部文件中讀取Modelsim仿真出的數(shù)據(jù)文件，以及E5_DPSKSignalProduce.M產(chǎn)生的載波數(shù)據(jù)文件E5_carrier.txt，并對FPGA仿真產(chǎn)生的頻差數(shù)據(jù)繪圖；計算出鎖定后的平均頻差；計算鎖定后頻差的最大波動范圍；繪圖比較載波信號及NCO輸入正弦信號的相位關系。讀者可以在本書配套的光盤中查閱分析處理文件E5_1_SigAnalysis.M的程序清單。圖5—12、圖5.13是信噪比分別為100 dB和6 dB時MATLAB對FPGA仿真數(shù)據(jù)的分析處理結(jié)果。

編輯推薦

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