CMOS超大規(guī)模集成電路設計

內(nèi)容概要

韋斯特等編著的《CMOS超大規(guī)模集成電路設計(第4版)》是本經(jīng)典教材。本版本反映了近年來集成電路設計領域面貌的迅速變化，突出了延時、功耗、互連和魯棒性等關鍵因素的影響。內(nèi)容涵蓋了從系統(tǒng)級到電路級的CMOS
VLSI設計方法，介紹了CMOS集成電路的基本原理，設計的基本問題，基本電路和子系統(tǒng)的設計，以及CMOS系統(tǒng)的設計實例(包括一系列當前設計方法和
(2MOS的特有問題，以及測試、可測性設計和調(diào)試等技術)。全書加強了對業(yè)界積累的許多寶貴設計經(jīng)驗的介紹。
《CMOS超大規(guī)模集成電路設計(第4版)》可作為高等院校電子科學與技術、微電子學與固體電子學、集成電路工程、計算機科學與技術、自動化、汽車電子及精密儀器制造等專業(yè)的本科生和研究生在CMOS集成電路設計方面的教科書，并可作為從事集成電路設計領域研究和技術工作的工程技術人員和高等院校教師的常備參考書。

作者簡介

Nell H.E. Weste 現(xiàn)居住在澳大利亞，與人合伙創(chuàng)辦了研發(fā)IEEE
802.11a CMOS芯片組的Radiata
Communicatio公司。澳大利亞麥考瑞大學和阿德萊德大學的兼職教授。他的大部分職業(yè)生涯是在美國貝爾實驗室、杜克大學、北卡羅來納大學、MCNC、Symbolics和TLW公司度過的。
David Money Harris
美國哈維瑪?shù)聦W院的工程學副教授。研究方向包括CMOS超大規(guī)模集成電路設計、微處理器和計算機算法。擁有13項專利，曾在太陽微系統(tǒng)公司、英特爾公司、惠普公司和Eva
& Sutherland公司從事過芯片設計工作。

書籍目錄

第1章 引論
 1.1 集成電路簡史
 1.2 概述
 1.3 MOS晶體管
 1.4 CMOS邏輯
 1.5 CMOS的制造和版圖
 1.6 設計劃分(Design Partitioning)
 1.7 舉例：一個簡單的MIPS微處理器
 1.8 邏輯設計
 1.9 電路設計
 1.10 物理設計
 1.11 設計驗證
 1.12 制造、封裝和測試
 本章小結(jié)和本書概要
 習題
第2章 MOS晶體管原理
 2.1 引言·
 2.2 長溝道晶體管的I-V特性
 2.3 C-V特性
 2.4 非理想的I-V效應
 2.5 直流傳輸特性
 2.6 常見隱患與誤區(qū)
 本章小結(jié)
 習題
第3章 CMOS工藝技術
 3.1 引言
 3.2 CMOS工藝
 3.3 版圖設計規(guī)則
 3.4 CMOS工藝增強技術
 3.5 與工藝相關的CAD問題
 3.6 有關制造的問題
 3.7 常見隱患與誤區(qū)
 3.8 歷史透視
 本章小結(jié)
 習題
第4章 延時
 4.1 引言
 4.2 瞬態(tài)響應
 4.3 RC延時模型
 4.4 線性延時模型
 4.5 路徑邏輯努力
 4.6 用于時序分析的延時模型
 4.7 常見隱患與誤區(qū)
 4.8 歷史透視
 本章小結(jié)
 習題
第5章 功耗
 5.1 引言
 5.2 動態(tài)功耗
 5.3 靜態(tài)功耗
 5.4 能耗一延時的優(yōu)化
 5.5 低功耗體系結(jié)構(gòu)
 5.6 常見隱患與誤區(qū)
 5.7 歷史透視
 本章小結(jié)
 習題
第6章 互連線
 6.1 引言
 6.2 互連線建模
 6.3 互連線的影響
 6.4 互連線設計
 6.5 考慮互連線時邏輯努力方法的應用
 6.6 常見隱患與誤區(qū)
 本章小結(jié)
 習題
第7章 魯棒性
 7.1 引言
 7.2 擾動
 7.3 可靠性
 7.4 按比例縮小
 7.5 擾動的統(tǒng)計分析
 7.6 容擾動設計
 7.7 常見隱患與誤區(qū)
 7.8 歷史透視
 本章小結(jié)
 習題
第8章 電路模擬
 8.1 引言
 8.2 SPICE模擬器簡介
 8.3 器件模型
 8.4 器件表征
 8.5 電路表征
 8.6 互連線模擬
 8.7 常見隱患與誤區(qū)
 本章小結(jié)
 習題
第9章 組合電路設計
 9.1 引言
 9.2 電路系列
 9.3 電路隱患
 9.4 其他電路系列
 9.5 絕緣體上硅的電路設計
 9.6 亞閾值電路設計
 9.7 常見隱患與誤區(qū)
 9.8 歷史透視
 本章小結(jié)
 習題
第10章 時序電路設計
 10.1 引言
 10.2 靜態(tài)電路的時序控制
 10.3 鎖存器和觸發(fā)器的電路設計
 10.4 靜態(tài)時序元件設計方法學
 10.5 動態(tài)電路的時序控制
 10.6 同步器
 10.7 行波流水
 10.8 常見隱患與誤區(qū)
 10.9 案例研究：Pentium 4和Itanium 2的時序控制策略
 本章小結(jié)
 習題
第11章 數(shù)據(jù)通路子系統(tǒng)
 11.1 引言
 11.2 加法／減法
 11.3 I／0檢測器
 11.4 比較器
 11.5 計數(shù)器
 11.6 布爾邏輯運算
 11.7 編碼
 11.8 移位器
 11.9 乘法
 11.10 并行前置計算
 11.1l 常見隱患與誤區(qū)
 本章小結(jié)
 習題
第12章 陣列子系統(tǒng)
 12.1 引言
 12.2 SRAM
 12.3 DRAM 
 12.4 只讀存儲器
 12.5 順序存取存儲器
 12.6 按內(nèi)容尋址存儲器
 12.7 可編程邏輯陣列
 12.8 魯棒性好的存儲器設計
 12.9 歷史透視
 本章小結(jié)
 習題
第13章 專用子系統(tǒng)
 13.1 引言
 13.2 封裝及冷卻技術
 13.3 電源分布
 13.4 時鐘
 13.5 PLL和DLL 
 13.6 I／O
 13.7 高速鏈接
 13.8 隨機電路
 13.9 常見隱患與誤區(qū)
 本章小結(jié)
 習題
第14章 設計方法學與工具
 14.1 引言
 14.2 結(jié)構(gòu)設計策略
 14.3 設計方法
 14.4 設計流程
 14.5 設計經(jīng)濟學
 14.6 數(shù)據(jù)表和文檔
 14.7 CM0S物理設計風格
 14.8 常見隱患與誤區(qū)
 習題
第15章 調(diào)試與驗證
 15.1 引言
 15.2 測試儀、測試夾具和測試程序
 15.3 邏輯驗證原理
 15.4 硅片調(diào)試原理
 15.5 制造測試原理
 15.6 可測性設計
 15.7 邊界掃描
 15.8 大學環(huán)境下的測試
 15.9 常見隱患與誤區(qū)
 本章小結(jié)
 習題
附錄A 硬件描述語言
參考文獻
索引

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無

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