EDA技術(shù)及其創(chuàng)新實踐

前言

　　“寓教于樂”可謂初級教育的上乘境界。而在高等教育中，尤其是工科類高等教育，如若能將培養(yǎng)學(xué)生的自主創(chuàng)新能力寓于知識傳授之中，應(yīng)是“寓教于樂”的升華，是高等教育的上乘境界，是培養(yǎng)卓越工程師的捷徑，此可謂“寓悟于道”，即悟道寓于布道。此概因創(chuàng)新型人才的培養(yǎng)已成當(dāng)今教育的熱點話題和重大命題。創(chuàng)新型人才遠比知識型人才更能激起社會的渴求，顯然，前者之“才”乃賢才、將才、帥才之才，自古求之者眾；而后者之“才”，實乃“材”耳，皆木材石材鋼材之材，多之不濫，少之不缺?！　≡诟咝５闹R傳授中，能將培養(yǎng)自主創(chuàng)新能力寓于其中，有三個問題需要解決：什么是自主創(chuàng)新能力？什么樣的知識體系最適合培養(yǎng)自主創(chuàng)新能力？如何來做？　　在工程領(lǐng)域，創(chuàng)新與自主創(chuàng)新是有巨大區(qū)別的。前者指能體現(xiàn)價值、知識和智慧的有別于他人的作品或成就；后者則在前者定義的基礎(chǔ)上增加更大的，乃至排他的全部社會或經(jīng)濟價值的擁有性。比如某財務(wù)軟件或股票軟件，不能否認是作者的創(chuàng)新成果并擁有其知識產(chǎn)權(quán)。然而我們永遠不可能聽說某軟件擁有完全的自主知識產(chǎn)權(quán)，這是因為這套軟件的功能實現(xiàn)必須在別人的計算機系統(tǒng)上完成，而在銷售此軟件的同時也附帶幫助別人在賣計算機?！　∪欢蟮礁哞F技術(shù)，銀河大型機，ARM處理器，小到一片電飯煲的控制芯片，其作者就能自豪地聲稱他們擁有完全的自主知識產(chǎn)權(quán)，這是因為設(shè)計者的智慧和創(chuàng)造已經(jīng)滲透于包括軟件和硬件的全部設(shè)計和整個結(jié)構(gòu)中，他們擁有了全部的自主權(quán)及排他的利益權(quán)；而這又反過來成就了這些創(chuàng)造者，他們正是所謂的自主創(chuàng)新型人才。顯然，擁有自主創(chuàng)新能力的人才永遠是一個企業(yè)的生存之本。推而廣之，國家的可持續(xù)發(fā)展有賴于大量的自主創(chuàng)新型人才，而創(chuàng)新型國家也必須由他們來支撐?！　【唧w到信息工程教學(xué)領(lǐng)域，不難發(fā)現(xiàn)不是任何一門課程都適合于“寓悟于道”的。那些被一兩項定律圈定的課程（如牛頓定律之于力學(xué)，麥克斯韋方程之于電磁學(xué)）、結(jié)論先于探索的課程（如證明題之于數(shù)學(xué)）、軟件設(shè)計遠勝硬件設(shè)計的課程（如C、DSP、微機原理等），雖涉創(chuàng)新卻難企“自主”的課程（如單片機、嵌入式系統(tǒng)等），都難以同步孕育創(chuàng)造精神。顯然能兼而有之的“寓悟于道”的課程非EDA莫屬。正是EDA技術(shù)，將無序化作標準，手工躍為自動，突破軟硬件設(shè)計的屏障，使軟件語言與硬件語言相得益彰，令時序仿真與系統(tǒng)實現(xiàn)互為印證，更兼溶多分支學(xué)科課程于一爐?！　〔豢煞裾J，在充滿自主創(chuàng)新精神的EDA技術(shù)教學(xué)領(lǐng)域，從來就不相信什么習(xí)題集，也永遠沒有標準答案，它提倡個性、鼓勵想象、適應(yīng)變革、崇尚實踐！　　將培養(yǎng)學(xué)生的自主創(chuàng)新能力寓于EDA技術(shù)教學(xué)之中便是本教材的唯一定位?！　≌绫緯鴥?nèi)容簡介中所言，本教材的教學(xué)目標有二，特色有一：使讀者能掌握EDA技術(shù)基礎(chǔ)理論及其工程實踐基本技能，同時基于EDA的平臺及本書給出的大量實踐項目促進自主創(chuàng)新能力的有效提高；而特色是速成。為了實現(xiàn)這些目標，全書各章的精心編排最能體現(xiàn)作者的用心良苦：　　第1章主要以導(dǎo)論的方式從面上介紹了EDA技術(shù)的總體概況，其中還包括EDA軟件的功能結(jié)構(gòu)以及各類硬件平臺的特點，且較詳細介紹了大規(guī)模PLD的結(jié)構(gòu)和原理。全景式俯瞰和細節(jié)性端詳相結(jié)合，為讀者快速切入正題做了必要的鋪墊?！　〉?、第4和第6章的主干內(nèi)容分別是基于Verilog的組合電路設(shè)計、時序電路設(shè)計，和Verilog設(shè)計深入及優(yōu)化技術(shù)。此三章的展開有明顯的節(jié)奏性：由淺入深，由點及面，由語言表述方法延伸至設(shè)計技巧和優(yōu)化技術(shù)。特別是在講授方法上采用了以經(jīng)典電路模塊為先導(dǎo)的所謂情景式教學(xué)模型。即脫離了傳統(tǒng)的HDL教學(xué)模式，而以讀者十分熟悉的電路模塊（如半加器等），引出Verilog的表述形式和方法，進而解釋相關(guān)的語句語法。以此層層漸進，卻步步為營。以大多數(shù)讀者自然與習(xí)慣的思維方式，徐徐道來?！　〗?jīng)驗表明，面對這貌似繁雜的內(nèi)容，卻能使教學(xué)二者倍感輕松，這自然使得課堂的課時數(shù)大為縮減，速成遂見平常之事。每章的末尾還精心配制了大量習(xí)題?！　榱思涌鞂W(xué)習(xí)節(jié)奏，提高學(xué)習(xí)效率，鞏固學(xué)習(xí)成果，使讀者有機會不斷地將前一章的知識及時有效地融入實驗驗證、技能提高和經(jīng)驗積累，特別是將自主創(chuàng)新能力的培育有機地融入理論學(xué)習(xí)與工程實踐之中，作者在第3、第5和第7章（也包括第4章的后兩節(jié)）中分別穿插了EDA軟件應(yīng)用、邏輯仿真、FPGA硬件驗證及開發(fā)、LPM宏模塊應(yīng)用，以及與工程實踐更靠攏的狀態(tài)機設(shè)計實用技術(shù)等內(nèi)容。　　例如在第3章中，以第2章中出現(xiàn)的某個經(jīng)典實例對應(yīng)的硬件驗證為目標，詳細介紹了QuartusII的使用方法、仿真技術(shù)、FPGA硬件驗證流程以及電路原理圖編輯與設(shè)計方法，使得讀者有能力從硬件驗證與開發(fā)的最貼近工程實際的角度回過頭去重新審視剛學(xué)過的第2章的全部內(nèi)容。同時在此章的末尾安排了多個有較強針對性的實驗?！　〉?章主要介紹了EDA技術(shù)中最實用的內(nèi)容之一，即宏功能模塊的使用技術(shù)。期間同樣穿插了極有針對性的以情景方式給出的Verilog語句語法的說明，以及基于特定EDA設(shè)計平臺的各類實用的屬性使用知識。其實這種直接面對工程技術(shù)的屬性使用知識一直貫穿于全書的各相關(guān)章節(jié)，這些內(nèi)容的介紹在其他同類教材中并不多見?！　〉?章的末尾同樣安排了許多實驗和創(chuàng)新實踐項目。事實上，從第3章至第9章，每一章后都安排了大量的實驗以及與工程實際緊密聯(lián)系的創(chuàng)新實踐項目。絕大多數(shù)情況中，每一個實驗或項目除給出其詳細的實驗?zāi)康摹嶒炘砗蛯嶒瀳蟾嬉笸?，都含?至5個或更多的實驗任務(wù)子項目。它們通常分為：第一層次的任務(wù)是與該章節(jié)或以前章節(jié)中某具體內(nèi)容相關(guān)的驗證性實驗，并通常提供詳細的被驗證的設(shè)計源程序、實驗方法或演示實例。對此，學(xué)生只需將提供的設(shè)計程序輸入計算機，并按要求進行編譯仿真，在實驗系統(tǒng)上實現(xiàn)即可。這使學(xué)生有一個初步的感性認識，也同步提高了實驗的效率；第二層次的任務(wù)是要求在上一實驗基礎(chǔ)上做一些改進和發(fā)揮；第三個層次的實驗通常是提出自主設(shè)計的要求和任務(wù)；第四、第五個層次（或后期的一些實踐項目）則在給出一些提示的情況下，提出自主創(chuàng)新性設(shè)計的要求，或大致的方向，以及要求查閱相關(guān)資料。因此，授課教師可以根據(jù)學(xué)時數(shù)、教學(xué)實驗的要求，以及不同的學(xué)習(xí)對象，布置不同層次含不同任務(wù)的實驗項目?！　〉?章從實際電路系統(tǒng)的控制和工程實踐的角度詳細闡述了基于Verilog的有限狀態(tài)機設(shè)計技術(shù)，包括以不同角度分類的狀態(tài)機的設(shè)計方法、狀態(tài)機的編碼方式、性能比較、毛刺處理、容錯技術(shù)探討、屬性設(shè)置等。毫無疑問，就其內(nèi)容的完整性，實用性和能動創(chuàng)新的啟發(fā)性而言，本教材可謂獨樹一幟。特別是末尾精心編排的大量的實踐項目和多層次的實驗任務(wù)實是希望讀者能淺心躬為，而后融會貫通?！　≡谇捌谥R鋪墊的基礎(chǔ)上，第8章適時給出的16位實用CPU設(shè)計技術(shù)及CPU創(chuàng)新設(shè)計實踐項目，將使讀者在基礎(chǔ)理論水平、工程實踐和自主創(chuàng)新能力等方面有較大的提高；這些內(nèi)容，同類教材極少涉及，但其卻在工程設(shè)計，大學(xué)生電子設(shè)計競賽，產(chǎn)品開發(fā)上極為重要和常用。由于更具綜合性和更為實用，又富于創(chuàng)新精神的激發(fā)，該章末尾安排了對應(yīng)內(nèi)容的CPU創(chuàng)新設(shè)計競賽項目?！　〉?章是Verilog語法補充。但也在本章末尾安排了數(shù)量不少的實驗設(shè)計項目。相比于之前的實驗，此章的項目綜合性更強，更加貼近工程實際，所以需要更加全面的EDA技術(shù)知識、更豐富的實踐經(jīng)驗和更寬的電子工程知識面。它們既是對前期知識與實踐的總結(jié)，也蘊含了更多的創(chuàng)新要求。這一切顯然對學(xué)習(xí)者有了更多的挑戰(zhàn)?！　τ诒窘滩纳婕暗挠布枋稣Z言是VerilogHDL（另有本出版社出版的同名同篇幅的VHDL版本的姐妹篇教材）。VerilogHDL具有易學(xué)易用和享有ASIC設(shè)計領(lǐng)域的主導(dǎo)地位等諸多優(yōu)勢，在全球范圍內(nèi)其用戶覆蓋率一直處于領(lǐng)先和上升趨勢；統(tǒng)計資料表明VerilogHDL現(xiàn)已超過80%的行業(yè)覆蓋率！在美國和日本的比率則更高，已占絕對優(yōu)勢。由此勢必導(dǎo)致我國VerilogHDL工程師和相關(guān)就業(yè)領(lǐng)域人才需求的不斷增加?！　”窘滩牡慕虒W(xué)僅就授課的課時數(shù)而言是十分靈活的，可長可短，視具體的專業(yè)特點、課程定位及學(xué)習(xí)者的前期教育力度等因素而定，大致在10~30學(xué)時之間選擇。由于本書的特色和定位，加之EDA技術(shù)課程的特質(zhì)，具體教學(xué)可以是粗放型的，其中多數(shù)內(nèi)容，包括實踐項目都可直接放手于學(xué)生。更多地讓他們自己去查閱資料、提出問題、解決問題，乃至創(chuàng)新與創(chuàng)造；而授課教師，甚至實驗教師只需做一個啟蒙者、引導(dǎo)者、鼓勵者和學(xué)生成果的檢驗者和評判者。授課的過程多數(shù)只需點到為止，大可不必拘泥細節(jié)，面面俱到。但有一個原則，即實驗學(xué)時數(shù)應(yīng)多多益善。然而事實上，任何一門課程的學(xué)時數(shù)總是有限的，為了有效倍增學(xué)生的實踐和自主設(shè)計的時間，倒是可以借鑒清華大學(xué)的一項教改措施，即其電子系本科生從一入學(xué)就人手獲得一塊AlteraFPGA實驗開發(fā)板，可從本科一年級一直用到研究生畢業(yè)。這是因為EDA技術(shù)本身就是一個可把全部實驗和設(shè)計帶回家的課程。我校對于這門課也基本采用了這一措施：每個上EDA課的同學(xué)都可借出一套EDA實驗板，使他們能利用自己的計算機在課余時間完成自主設(shè)計項目，強化學(xué)習(xí)效果。實踐表明，這種安排使得實驗課時得到有效延長，教學(xué)成效自然明顯。　　還有一個問題有必要在此探討，就是在前面曾提到的，本教材的定位之說。事實上，自主創(chuàng)新能力的提高不可能一蹴而就，其能力的培養(yǎng)更是一個重大命題，絕非一朝一夕之事。多年的教學(xué)實踐告訴我們，針對這一命題的教改必須從兩方面入手，一是教學(xué)內(nèi)容，二是設(shè)課時間；二者互為聯(lián)系，不可偏廢。　　前者主要指建立一個內(nèi)在相關(guān)性好、設(shè)課時間靈活，且易于“寓悟于道”的課程體系。然后在具體的教學(xué)實踐中自覺地將自主創(chuàng)新能力的培養(yǎng)溶入這一課程體系之中。　　后者主要指在課程安排的時段上，將這一體系的課程盡可能地提前。這一舉措是成功的關(guān)鍵，因為我們不可能想象到了本科三、四年級才去關(guān)注能力的培養(yǎng)并期待奇跡發(fā)生，更不可能指望一兩門課程就能解決問題。尤其是以卓越工程師為培養(yǎng)目標的工科高等教育，自主創(chuàng)新能

內(nèi)容概要

　　《普通高等教育“十二五”規(guī)劃教材·工程創(chuàng)新型電子信息類精品教材：EDA技術(shù)及其創(chuàng)新實踐（Verilog
HDL版）》的教學(xué)目標有二，特色有一：掌握EDA技術(shù)基礎(chǔ)理論及其工程實踐基本技能、基于EDA的平臺及《普通高等教育“十二五”規(guī)劃教材·工程創(chuàng)新型電子信息類精品教材：EDA技術(shù)及其創(chuàng)新實踐（Verilog
HDL版）》給出的大量實踐項目促進自主創(chuàng)新能力的有效提高；特色是速成。為此，全書做了精心的編排，在第1章中就將EDA技術(shù)的總體概況和盤托出，甚至包括EDA技術(shù)相關(guān)的軟硬件基本特點、結(jié)構(gòu)和原理；在第2、第4和第6章中分別介紹了基于Verilog的組合電路設(shè)計、時序電路設(shè)計，和HDL設(shè)計技巧與優(yōu)化技術(shù)的深入；所用的教學(xué)方法都是基于流行于國際的以電路模塊為先導(dǎo)的情景式教學(xué)模型。為能快速進入實踐操練階段，在第3、第5和第7章中分別穿插了EDA軟件應(yīng)用、邏輯仿真、FPGA硬件驗證及開發(fā)、LPM宏模塊應(yīng)用，以及與工程實踐更靠攏的狀態(tài)機設(shè)計技術(shù)等內(nèi)容；使得從第3章開始，讀者就有機會不斷地將書本知識及時有效地融入實驗驗證、技能提高和經(jīng)驗積累。在前期知識鋪墊的基礎(chǔ)上，第8章給出的16位實用CPU設(shè)計技術(shù)及CPU創(chuàng)新設(shè)計競賽實踐項目，將使讀者在基礎(chǔ)理論水平，工程實踐和自主創(chuàng)新能力等方面有較大的提高；第9章是Verilog語法補充。從第3章至第9章，每一章后都安排了大量的習(xí)題、實驗以及與工程實際緊密聯(lián)系的創(chuàng)新實踐項目。全書內(nèi)容新穎，結(jié)構(gòu)緊湊、特色鮮明，成效也一定會突出。

書籍目錄

第1章 EDA技術(shù)概述
1.1 EDA技術(shù)
1.2 EDA技術(shù)應(yīng)用對象
1.3 硬件描述語言Verilog HDL
1.4 EDA技術(shù)的優(yōu)勢
1.5 面向FPGA的EDA開發(fā)流程
1.6 可編程邏輯器件
1.6.1 PLD的分類
1.6.2 PROM可編程原理
1.6.3 GAL
1.7 CPLD的結(jié)構(gòu)與可編程原理
1.8 FPGA的結(jié)構(gòu)與工作原理
1.8.1 查找表邏輯結(jié)構(gòu)
1.8.2 Cyclone Ⅲ 系列器件的結(jié)構(gòu)原理
1.9 硬件測試技術(shù)
1.10 FPGA/CPLD產(chǎn)品概述
1.10.1 Lattice公司的PLD器件
1.10.2 Xilinx公司的PLD器件
1.10.3 Altera公司的PLD器件
1.11 編程與配置
1.12 Quartus Ⅱ
1.13 EDA的發(fā)展趨勢
思考題
第2章 組合電路Verilog設(shè)計
2.1 半加器電路的Verilog描述
2.1.1 半加器的數(shù)據(jù)流建模描述方式
2.1.2 半加器的門級原語和UDP結(jié)構(gòu)建模描述方式
2.2 多路選擇器不同形式的Verilog描述
2.2.1 4選1多路選擇器及其順序語句表述方式
2.2.2 4選1多路選擇器及其并行語句表述方式
2.2.3 4選1多路選擇器及其條件操作語句表述方式
2.2.4 4選1多路選擇器及其條件語句表述方式
2.2.5 4選1多路選擇器及其利用UDP元件的結(jié)構(gòu)表述方式
2.3 Verilog加法器設(shè)計
2.3.1 全加器設(shè)計及例化語句應(yīng)用
2.3.2 8位加法器設(shè)計及算術(shù)操作符應(yīng)用
2.3.3 BCD碼加法器設(shè)計
2.4 組合邏輯乘法器設(shè)計
2.4.1 參數(shù)定義關(guān)鍵詞parameter和localparam
2.4.2 整數(shù)型寄存器類型定義
2.4.3 for語句用法
2.4.4 移位操作符應(yīng)用法
2.4.5 兩則乘法器設(shè)計示例
2.4.6 repeat語句用法
2.4.7 while語句用法
2.4.8 Verilog循環(huán)語句的特點
2.4.9 parameter的參數(shù)傳遞功能
習(xí)題
第3章 Quartus Ⅱ應(yīng)用向?qū)?br />3.1 Quartus Ⅱ應(yīng)用一般流程
3.1.1 輸入設(shè)計程序
3.1.2 創(chuàng)建本項目設(shè)計工程
3.1.3 設(shè)置約束項目
3.1.4 全程編譯與邏輯綜合
3.1.5 測試設(shè)計項目
3.1.6 RTL圖觀察器應(yīng)用
3.2 硬件功能驗證及FPGA開發(fā)
3.2.1 引腳鎖定
3.2.2 編譯文件下載
3.2.3 JTAG間接編程模式
3.2.4 USB-Blaster編程配置器件使用方法
3.3 電路原理圖設(shè)計流程
3.4 利用屬性表述實現(xiàn)引腳鎖定
3.5 keep屬性應(yīng)用
3.6 SignalProbe使用方法
3.7 宏模塊邏輯功能查詢
習(xí)題
EDA實驗
3-1 多路選擇器設(shè)計實驗
3-2 8位加法器設(shè)計實驗
3-3 十六進制7段數(shù)碼顯示譯碼器設(shè)計
第4章 時序電路Verilog設(shè)計
4.1 基本時序元件的Verilog表述
4.1.1 基本D觸發(fā)器單元及其Verilog表述
4.1.2 用UDP表述D觸發(fā)器
4.1.3 含異步復(fù)位和時鐘使能的D觸發(fā)器及其Verilog表述
4.1.4 含同步復(fù)位控制邏輯的D觸發(fā)器及其Verilog表述
4.1.5 基本鎖存器及其Verilog表述
4.1.6 含清0控制的鎖存器及其Verilog表述
4.1.7 異步時序電路的Verilog表述特點
4.1.8 時鐘過程表述的特點和規(guī)律
4.2 二進制計數(shù)器及其Verilog表述
4.2.1 簡單加法計數(shù)器及其Verilog表述
4.2.2 實用加法計數(shù)器設(shè)計
4.3 移位寄存器的Verilog表述與設(shè)計
4.3.1 含同步預(yù)置功能的移位寄存器設(shè)計
4.3.2 模式可控的移位寄存器設(shè)計
4.3.3 使用移位操作符設(shè)計移位寄存器
4.4 時序電路硬件設(shè)計與仿真示例
4.5 SignalTap Ⅱ的使用方法
習(xí)題
EDA實驗
4-1 數(shù)字計數(shù)器設(shè)計實驗
4-2 十六進制7段數(shù)碼顯示譯碼器設(shè)計
4-3 數(shù)碼掃描顯示電路設(shè)計
4-4 ?？煽赜嫈?shù)器設(shè)計
4-5 移位寄存器設(shè)計
4-6 串行靜態(tài)顯示控制電路設(shè)計
4-7 應(yīng)用宏模塊設(shè)計頻率計
第5章 邏輯宏功能模塊的應(yīng)用
5.1 計數(shù)器宏模塊調(diào)用
5.1.1 計數(shù)器模塊文本的調(diào)用
5.1.2 計數(shù)器模塊程序與參數(shù)傳遞語句
5.1.3 對計數(shù)器進行仿真測試
5.2 利用屬性設(shè)置控制乘法器的構(gòu)建
5.3 RAM宏模塊的使用方法
5.3.1 存儲器初始化文件
5.3.2 RAM宏模塊的設(shè)置和調(diào)用
5.3.3 仿真測試RAM宏模塊
5.3.4 存儲器的Verilog代碼描述及初始化文件調(diào)用
5.3.5 存儲器設(shè)計的結(jié)構(gòu)控制
5.4 LPM存儲器在系統(tǒng)讀寫方法
5.5 嵌入式鎖相環(huán)使用方法
5.6 信號在系統(tǒng)測試與控制編輯器用法
習(xí)題
EDA實驗與創(chuàng)新實踐
5-1 查表式硬件運算器設(shè)計
5-2 正弦信號發(fā)生器設(shè)計
5-3 DDS正弦信號發(fā)生器設(shè)計
5-4 移相信號發(fā)生器設(shè)計
第6章 EDA技術(shù)深入
6.1 過程中的兩類賦值語句
6.1.1 未指定延時的阻塞式賦值語句
6.1.2 指定了延時的阻塞式賦值
6.1.3 未指定延時的非阻塞式賦值
6.1.4 指定了延時的非阻塞式賦值
6.1.5 阻塞與非阻塞式賦值特點的深入討論
6.1.6 不同賦值方式的信號賦初值導(dǎo)致不同綜合結(jié)果
6.2 過程語句使用深入探討
6.2.1 過程語句應(yīng)用總結(jié)
6.2.2 深入認識不完整條件語句與時序電路的關(guān)系
6.3 更完整地認識if語句
6.3.1 if語句的一般表述形式
6.3.2 關(guān)注if語句中的條件指示
6.4 三態(tài)與雙向端口設(shè)計
6.4.1 三態(tài)控制電路設(shè)計
6.4.2 雙向端口設(shè)計
6.4.3 三態(tài)總線控制電路設(shè)計
6.5 系統(tǒng)設(shè)計優(yōu)化
6.5.1 資源優(yōu)化
6.5.2 速度優(yōu)化
習(xí)題
EDA實驗與創(chuàng)新實踐
6-1 硬件消抖動電路設(shè)計
6-2 4×4陣列鍵盤鍵信號檢測電路設(shè)計
6-3 直流電機綜合測控系統(tǒng)設(shè)計
6-4 VGA彩條信號顯示控制電路設(shè)計
第7章 有限狀態(tài)機設(shè)計技術(shù)
7.1 狀態(tài)機的一般形式
7.1.1 狀態(tài)機的基本結(jié)構(gòu)
7.1.2 初始控制與表述
7.2 Moore型有限狀態(tài)機
7.2.1 實用狀態(tài)機設(shè)計示例
7.2.2 序列檢測狀態(tài)機設(shè)計
7.3 Mealy型狀態(tài)機設(shè)計
7.4 不同編碼類型狀態(tài)機
7.4.1 直接輸出型編碼
7.4.2 宏定義語句在狀態(tài)編碼定義中的用法
7.4.3 宏定義命令語句
7.4.4 順序編碼型狀態(tài)機編碼
7.4.5 一位熱碼編碼
7.4.6 狀態(tài)編碼設(shè)置
7.5 安全狀態(tài)機設(shè)計
習(xí)題
EDA實驗與創(chuàng)新實踐
7-1 序列檢測器設(shè)計
7-2 ADC采樣控制電路設(shè)計
7-3 數(shù)據(jù)采集邏輯控制模塊設(shè)計
7-4 五功能智能邏輯筆設(shè)計
7-5 VGA簡單圖像顯示控制模塊設(shè)計
第8章 16位實用CPU創(chuàng)新設(shè)計
8.1 KX9016的結(jié)構(gòu)與特色
8.2 KX9016基本硬件系統(tǒng)設(shè)計
8.2.1 單步節(jié)拍發(fā)生模塊
8.2.2 算術(shù)邏輯單元
8.2.3 比較器COMP
8.2.4 基本寄存器與寄存器陣列組
8.2.5 移位器
8.2.6 程序與數(shù)據(jù)存儲器
8.3 KX9016v1指令系統(tǒng)設(shè)計
8.3.1 指令格式
8.3.2 指令操作碼
8.3.3 軟件設(shè)計實例
8.3.4 KX9016 v1控制器設(shè)計
8.3.5 指令設(shè)計實例詳解
8.4 KX9016的時序仿真與硬件測試
8.4.1 時序仿真與指令執(zhí)行波形分析
8.4.2 CPU工作情況的硬件測試
8.5 KX9016應(yīng)用程序設(shè)計實例和系統(tǒng)優(yōu)化
8.5.1 乘法算法及其硬件實現(xiàn)
8.5.2 除法算法及其硬件實現(xiàn)
8.5.3 KX9016v1的硬件系統(tǒng)優(yōu)化
習(xí)題
EDA

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