高速數(shù)字電路設(shè)計入門

內(nèi)容概要

　　《電子工程技術(shù)叢書：高速數(shù)字電路設(shè)計入門》介紹高速數(shù)字電路設(shè)計基礎(chǔ)知識、設(shè)計要求與方法。全書共分10章，著重介紹了在高速數(shù)字電路中電阻元件、電容元件、電感元件、鐵氧體元件的特性與應(yīng)用，高速數(shù)字電路的PDN設(shè)計，高速數(shù)字電路的去耦電路設(shè)計，F(xiàn)PGA的PDN設(shè)計，高速數(shù)字電路的信號完整性，高速數(shù)字電路的EMI抑制，高速信令標準的規(guī)范要求、特性與應(yīng)用等內(nèi)容。
　　《電子工程技術(shù)叢書：高速數(shù)字電路設(shè)計入門》內(nèi)容豐富，敘述詳盡清晰，圖文并茂，通過大量的設(shè)計實例說明高速數(shù)字電路設(shè)計中的一些技巧與方法及應(yīng)該注意的問題，工程性好，實用性強。?

書籍目錄

第1章 電阻元件
1.1 電阻元件的基本特性
1.1.1 電阻元件的u-i特性
1.1.2 電阻元件的串聯(lián)和并聯(lián)
1.2 高速電路中的電阻
1.2.1 電阻器的阻抗頻率特性
1.2.2 互連線的電阻
1.2.3 單位長度電阻
1.2.4 方塊電阻
1.2.5 非理想互連與電源／地平面突變的影響
1.2.6 趨膚效應(yīng)的影響
第2章 電容元件
2.1 電容元件的基本特性
2.1.1 電容元件的電容量
2.1.2 電容元件的電壓-電流關(guān)系
2.1.3 電容元件的串聯(lián)和并聯(lián)
2.2 電容器的頻率特性
2.2.1 電容器的阻抗頻率特性
2.2.2 電容器的衰減頻率特性
2.3 電容器的ESR和ESL特性
2.4 片狀電容器的使用
2.4.1 片狀電容器的選擇
2.4.2 片狀電容器的PCB設(shè)計注意事項
2.5 低ESL的電容器
2.5.1 低ESL電容器結(jié)構(gòu)
2.5.2 低ESL電容器的阻抗頻率特性
2.6 片狀三端子電容器
2.6.1 片狀三端子電容器的頻率特性
2.6.2 使用三端子電容器減小ESL
2.6.3 三端子電容器的PCB布局與等效電路
2.6.4 三端子電容器的應(yīng)用
2.7 X2Y?電容器
2.7.1 采用X2Y?電容器替換穿心式電容器
2.7.2 X2Y?電容器的封裝形式和尺寸
2.7.3 X2Y?電容器的應(yīng)用與PCB布局
2.8 可藏于PCB基板內(nèi)的電容器
2.9 PCB的電容
2.9.1 PCB的平行板電容
2.9.2 PCB的導(dǎo)線電容
2.9.3 PCB的導(dǎo)線互容
2.9.4 PCB的過孔電容
2.1 0埋入式電容
2.1 0.1 埋入式電容技術(shù)簡介
2.1 0.2 埋入式電容技術(shù)的應(yīng)用
2.11IC封裝的電容
第3章 電感元件
3.1 電感元件的基本特性
3.1.1 電感元件的電感量
3.1.2 電感元件的電壓-電流關(guān)系
3.1.3 電感元件的串聯(lián)和并聯(lián)
3.2 電感器的頻率特性
3.2.1 電感器的阻抗頻率特性
3.2.2 電感器的Q值頻率特性
3.2.3 電感器的電感值頻率特性
3.3 電感器的電感值DC電流特性
3.4 電感器的選擇
3.5 互感
3.5.1 互感現(xiàn)象
3.5.2 耦合系數(shù)
3.5.3 耦合電感上的電壓-電流關(guān)系
3.5.4 兩相鄰?fù)放c導(dǎo)線間的“互感耦合”
3.6 局部電感
3.6.1 局部自感
3.6.2 局部互感
3.7 回路電感
3.7.1 導(dǎo)線回路的電感
3.7.2 回路面積對電感的影響
3.7.3 環(huán)形線圈的回路電感
3.7.4 兩根相鄰的導(dǎo)線的回路電感
3.8 PCB的電感
3.8.1 PCB導(dǎo)線的電感
3.8.2 PCB的過孔電感
3.8.3 PCB導(dǎo)線的互感
3.9 IC封裝的電感
3.1 0電感引起的“地彈”與控制
3.1 0.1 “地彈”
3.1 0.2 “地彈”的控制
3.11LC電路的阻抗特性
3.11.1 LC串聯(lián)電路的阻抗特性
3.11.2 LC并聯(lián)電路的阻抗特性
第4章 鐵氧體元件
4.1 鐵氧體元件的基本特性
4.1.1 鐵氧體的基本特性
4.1.2 鐵氧體磁珠的基本特性
4.2 片式鐵氧體磁珠
4.2.1 信號線用片式鐵氧體磁珠
4.2.2 電源線用片式鐵氧體磁珠
4.2.3 吉赫茲高頻型片式鐵氧體磁珠
4.2.4 片式鐵氧體磁珠陣列（磁珠排）
4.2.5 其他類型的片式鐵氧體磁珠
4.2.6 片狀鐵氧體磁珠的選擇
4.2.7 片狀鐵氧體磁珠在電路中的應(yīng)用
4.2.8 鐵氧體磁珠的安裝位置
4.3 EMC（電磁兼容）用鐵氧體
4.3.1 EMC（電磁兼容）用鐵氧體類型
4.3.2 EMC（電磁兼容）用鐵氧體阻抗頻率特性
第5章 高速數(shù)字電路的PDN（電源分配網(wǎng)絡(luò)）設(shè)計
5.1 PDN與SI、PI和EMI
5.1.1 PDN是SI、PI和EMI的公共基礎(chǔ)互連
5.1.2 優(yōu)良的PDN設(shè)計是SI、PI和EMI的基本保證
5.2 PDN的拓撲結(jié)構(gòu)
5.3 VRM（電壓調(diào)節(jié)模塊）
5.3.1 高速數(shù)字系統(tǒng)的供電要求
5.3.2 DC-DC電路
5.3.3 點負載（PoL）DC-DC轉(zhuǎn)換器
5.3.4 線性穩(wěn)壓電路
5.3.5 線性穩(wěn)壓和DC-DC的混合IC電路
5.4 去耦電容器
5.5 PCB電源／地平面
5.5.1 PCB電源／地平面的功能
5.5.2 PCB電源／地平面設(shè)計一般原則
5.5.3 4層板的PCB電源／地平面設(shè)計
5.5.4 6層板的PCB電源／地平面設(shè)計
5.5.5 8層板的PCB電源／地平面設(shè)計
5.5.6 10層板的PCB電源／地平面設(shè)計
5.5.7 PCB電源／地平面的主要缺點和負作用
5.6 封裝電源／地平面和芯片電源分配網(wǎng)絡(luò)
5.7 目標阻抗
5.7.1 目標阻抗的定義
5.7.2 基于目標阻抗的PDN設(shè)計
5.7.3 利用目標阻抗計算去耦電容器的電容量
5.8 基于功率傳輸?shù)腜DN設(shè)計方法
5.8.1 穩(wěn)壓電源電路的反應(yīng)時間
5.8.2 去耦電容的去耦時間
5.8.3 電源系統(tǒng)的輸出阻抗
5.8.4 利用電源驅(qū)動的負載計算電容量
5.8.5 平面PDN的一維分布模型
第6章 高速數(shù)字電路的去耦電路設(shè)計
6.1 高速數(shù)字電路的去耦電路結(jié)構(gòu)與特性
6.1.1 高速數(shù)字電路的去耦電路基本結(jié)構(gòu)
6.1.2 數(shù)字IC電源噪聲的產(chǎn)生
6.1.3 測量去耦電路性能的測量點
6.1.4 去耦電路的插入損耗測量
6.2 插入損耗特性
6.2.1 電容器的插入損耗特性
6.2.2 電感器和鐵氧體磁珠的插入損耗特性
6.3 影響電容器噪聲抑制效果的因素
6.3.1 電容器的頻率特性的影響
6.3.2 噪聲路徑與電容器安裝位置
6.3.3 外圍電路阻抗的影響
6.3.4 電容器的并聯(lián)和反諧振
6.4 LC濾波器（去耦電路）
6.4.1 使用一個電感器的去耦電路
6.4.2 電感器的插入損耗
6.4.3 鐵氧體磁珠的插入損耗
6.4.4 LC濾波器的插入損耗特性
6.4.5 使用電感器時的注意事項
6.5 使用去耦電容抑制電源電壓波動
6.5.1 數(shù)字IC的電流和電壓波動
6.5.2 電源阻抗和電壓波動之間的關(guān)系
6.5.3 電壓波動計算模型
6.5.4 抑制電流波動的尖峰
6.5.5 抑制脈沖寬度較寬的電流波動
6.6 使用去耦電容降低IC的電源阻抗
6.6.1 電源阻抗的計算模型
6.6.2 IC電源阻抗的計算
6.6.3 電容器靠近IC放置的允許距離
6.7 PDN中的去耦電容
6.7.1 去耦電容器的電流供應(yīng)模式
6.7.2 IC電源的目標阻抗
6.7.3 去耦電容器組合的阻抗特性
6.7.4 PCB上的目標阻抗
6.8 去耦電容器的容量計算
6.8.1 計算去耦電容器容量的模型
6.8.2 確定目標阻抗
6.8.3 確定大容量電容器的容量
6.8.4 確定板電容器的容量
6.8.5 確定板電容器的安裝位置
6.8.6 減少ESLcap
6.8.7 毫歐姆級超低目標阻抗設(shè)計
第7章 FPGA的PDN設(shè)計
7.1 FPGA的PDN模型
7.1.1 FPGA的PDN通用模型
7.1.2 簡化的FPGA的PDN模型
7.2 對去耦電容器的要求
7.2.1 電容器的寄生電感
7.2.2 電容器的有效頻率
7.2.3 去耦電容器的位置
7.2.4 反諧振
7.3 PCB電流通路電感
7.3.1 電容器貼裝電感
7.3.2 PCB電源和接地平面電感
7.3.3 FPGA貼裝電感
7.4 PCB疊層和層序
7.5 設(shè)計示例：VirtexTM-5FPGA的PDN設(shè)計
7.5.1 Virtex-5FPGA的VRM
7.5.2 必需的PCB去耦電容器
7.5.3 替代電容器
7.5.4 PCB設(shè)計檢查項目
7.5.5 VirtexTM-5的PCB布局
7.6 FPGAPDN設(shè)計和驗證
7.6.1 確定FPGA的參數(shù)
7.6.2 去耦網(wǎng)絡(luò)設(shè)計
7.6.3 模擬
7.6.4 性能測量
7.6.5 優(yōu)化去耦網(wǎng)絡(luò)設(shè)計
7.6.6 存在的問題分析和改進
7.7 仿真工具
7.7.1 常用的一些PDN設(shè)計和仿真EDA工具
7.7.2 Altera的PDN設(shè)計工具
第8章 高速數(shù)字電路的信號完整性
8.1 模擬信號與數(shù)字信號
8.1.1 模擬信號
8.1.2 數(shù)字信號
8.1.3 模擬量的數(shù)字表示
8.2 信號的時域與頻域的描述
8.2.1 信號在時域中的相關(guān)概念
8.2.2 信號在頻域中的相關(guān)概念
8.3 脈沖（數(shù)字）信號的幾個參數(shù)
8.3.1 非理想的脈沖（數(shù)字）信號波形
8.3.2 周期性和非周期性脈沖（數(shù)字）信號
8.4 上升時間與帶寬（頻寬）
8.4.1 正弦波與方波
8.4.2 上升時間
8.4.3 帶寬（頻寬）
8.4.4 邊沿率（壓擺率）
8.5 電路的電性等效模型
8.5.1 全波模型
8.5.2 離散模型
8.5.3 集總模型
8.5.4 直流模型
8.5.5 “集總模型”與“離散模型”的分界點
8.5.6 傳播速度與材料的介電常數(shù)之間的關(guān)系
8.6 傳輸線
8.6.1 傳輸線的定義
8.6.2 PCB傳輸線
8.6.3 微帶線
8.6.4 埋入式微帶線
8.6.5 單帶狀線
8.6.6 雙帶狀線或非對稱帶狀線
8.6.7 差分微帶線和帶狀線
8.6.8 介質(zhì)材料對傳播速度的影響
8.7 反射
8.7.1 反射的產(chǎn)生
8.7.2 串聯(lián)突變引起的反射
8.7.3 并聯(lián)樁線及分支引起的反射
8.7.4 容性反射
8.7.5 感性反射
8.7.6 傳輸線的反射
8.7.7 反彈圖
8.7.8 利用終端匹配的方法改善反射現(xiàn)象
8.8 串擾
8.8.1 拐點頻率和互阻抗模型
8.8.2 電容耦合產(chǎn)生的串擾（容性串擾）
8.8.3 電感耦合產(chǎn)生的串擾（感性串擾）
8.8.4 反向串擾和前向串擾的基本特性
8.8.5 串擾的測量
8.8.6 減小PCB上串擾的一些措施
8.9 同時開關(guān)噪聲（SSN）
8.9.1 SSN的成因
8.9.2 片上開關(guān)
8.9.3 片外開關(guān)
8.9.4 降低SSN的一些措施
8.10抖動
8.10.1 抖動和噪聲對信號的影響
8.10.2 產(chǎn)生抖動和噪聲的根源
8.10.3 抖動和噪聲的分類
8.10.4 數(shù)據(jù)相關(guān)性抖動（DDJ）
8.10.5 占空比失真（DCD）
8.10.6 碼間干擾（ISI）
8.10.7 周期性噪聲和抖動
8.10.8 附加的抖動源
8.11時鐘抖動
8.11.1 時鐘抖動的基本特性
8.11.2 時鐘的相位抖動

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