EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)

內(nèi)容概要

　　本書(shū)主要包括CPLD/FPGA可編程邏輯器件介紹，可編程邏輯器件EDA開(kāi)發(fā)軟件使用，VHDL硬件描述語(yǔ)言設(shè)計(jì)方法和SOPC應(yīng)用4大部分。第一部分CPLD/FPGA可編程邏輯器件主要介紹可編程器件結(jié)構(gòu)原理、設(shè)計(jì)流程、常用芯片特點(diǎn)及選用；第二部分重點(diǎn)介紹目前國(guó)內(nèi)外常用EDA軟件isp
Design EXPERT
System、QuartusⅡ、ISE開(kāi)發(fā)流程；第三部分重點(diǎn)講述VHDL語(yǔ)言基礎(chǔ)、描述方法及設(shè)計(jì)實(shí)例；第四部分主要介紹DSP
Builder、SOPC Builder、NiosⅡ應(yīng)用及實(shí)例。

書(shū)籍目錄

第1章 可編程邏輯器件概述
　1.1 數(shù)字邏輯電路設(shè)計(jì)與ASIC技術(shù)
　1.1.1 數(shù)字邏輯電路設(shè)計(jì)方法
　1.1.2 ASIC及其設(shè)計(jì)方法
　1.2 PLD概述
　1.2.1 PLD的發(fā)展
　1.2.2 PLD的分類
　1.3 PLD邏輯表示法
　1.4 PLD的設(shè)計(jì)與開(kāi)發(fā)
　1.4.1 PLD的設(shè)計(jì)流程
　1.4.2 PLD的開(kāi)發(fā)環(huán)境
　1.4.3 IP核復(fù)用技術(shù)
　習(xí)題1
第2章 大規(guī)?？删幊踢壿嬈骷﨏PLD/FPGA
　2.1 CPLD結(jié)構(gòu)與工作原理
　2.1.1 Lattice公司的CPLD器件系列
　2.1.2 ispLSI 1016的結(jié)構(gòu)
　2.1.3 ispLSI系列器件的主要技術(shù)特性
　2.1.4 ispLSI器件的設(shè)計(jì)與編程
　2.2 FPGA內(nèi)部結(jié)構(gòu)與工作原理
　2.3 CPLD/FPGA產(chǎn)品概述
　2.3.1 Altera公司產(chǎn)品
　2.3.2 Xilinx公司產(chǎn)品
　2.3.3 Lattice公司產(chǎn)品
　2.4 編程與配置
　2.4.1 在系統(tǒng)可編程ISP
　2.4.2 配置
　2.5 CPLD與FPGA的比較和選用
　習(xí)題2
第3章 常用EDA軟件
　3.1 isp Design EXPERT System編程軟件
　3.1.1 建立設(shè)計(jì)項(xiàng)目
　3.1.2 原理圖源文件輸入
　3.1.3 功能和時(shí)序仿真
　3.1.4 器件適配
　3.1.5 器件編程
　3.1.6 VHDL源文件輸入方法
　3.2 QuartusⅡ操作指南
　3.2.1 建立設(shè)計(jì)工程
　3.2.2 原理圖源文件輸入
　3.2.3 編譯
　3.2.4 仿真驗(yàn)證
　3.2.5 器件編程
　3.2.6 VHDL設(shè)計(jì)輸入方法
　3.3 ISE開(kāi)發(fā)軟件
　3.3.1 ISE概述
　3.3.2 新建工程
　3.3.3 新建VHDL源文件
　3.3.4 波形仿真
　3.3.5 設(shè)計(jì)實(shí)現(xiàn)
　3.3.6 下載配置
　習(xí)題3
第4章 VHDL語(yǔ)言基礎(chǔ)
　4.1 VHDL語(yǔ)言的基本組成
　4.1.1 參數(shù)部分
　4.1.2 實(shí)體部分
　4.1.3 結(jié)構(gòu)體部分
　4.2 VHDL語(yǔ)言要素
　4.2.1 文字規(guī)則
　4.2.2 數(shù)據(jù)對(duì)象
　4.2.3 VHDL中的數(shù)據(jù)類型
　4.2.4 VHDL語(yǔ)言的運(yùn)算符
　4.2.5 VHDL的屬性
　習(xí)題4
第5章 VHDL基本描述語(yǔ)句
　5.1 順序語(yǔ)句
　5.1.1 順序賦值語(yǔ)句
　5.1.2 IF語(yǔ)句
　5.1.3 CASE語(yǔ)句
　5.1.4 LOOP語(yǔ)句
　5.1.5 NEXT語(yǔ)句
　5.1.6 EXIT語(yǔ)句
　5.1.7 WAIT語(yǔ)句
　5.1.8 NULL語(yǔ)句
　5.2 并行語(yǔ)句
　5.2.1 并行信號(hào)賦值語(yǔ)句
　5.2.2 PROCESS進(jìn)程語(yǔ)句
　5.2.3 元件例化語(yǔ)句
　5.2.4 BLOCK塊語(yǔ)句
　5.2.5 GENERATE生成語(yǔ)句
　習(xí)題5
第6章 子程序與程序包
　6.1 子程序
　6.1.1 函數(shù)
　6.1.2 過(guò)程
　6.2 程序包
　6.2.1 程序包定義
　6.2.2 程序包引用
　6.2.3 常用預(yù)定義程序包
　習(xí)題6
第7章 常用電路的VHDL描述
　7.1 組合邏輯電路VHDL描述
　7.1.1 基本門(mén)電路
　7.1.2 編碼器
　7.1.3 譯碼器
　7.1.4 數(shù)值比較器
　7.1.5 數(shù)據(jù)選擇器
　7.1.6 算術(shù)運(yùn)算
　7.1.7 三態(tài)門(mén)電路
　7.1.8 雙向端口設(shè)計(jì)
　7.2 時(shí)序邏輯電路
　7.2.1 觸發(fā)器
　7.2.2 計(jì)數(shù)器
　7.2.3 移位寄存器
　7.2.4 狀態(tài)機(jī)
　7.3 存儲(chǔ)器設(shè)計(jì)
　7.3.1 ROM存儲(chǔ)器設(shè)計(jì)
　7.3.2 RAM存儲(chǔ)器設(shè)計(jì)
　習(xí)題7
第8章 宏功能模塊與IP核應(yīng)用
　8.1 LPM_RAM
　8.1.1 LPM_RAM宏模塊定制
　8.1.2 工程編譯
　8.1.3 仿真驗(yàn)證
　8.1.4 查看RTL原理圖
　8.1.5 LPM_RAM應(yīng)用
　8.2 LPM_ROM宏模塊
　8.2.1 建立初始化數(shù)據(jù)文件
　8.2.2 LPM_ROM宏模塊配置
　8.2.3 仿真驗(yàn)證
　8.2.4 LPM_ROM模塊調(diào)用
　8.3 時(shí)鐘鎖相環(huán)宏模塊
　8.3.1 LPM_DLL宏模塊配置
　8.3.2 PLL模塊調(diào)用
　8.3.3 仿真驗(yàn)證
　8.4 片內(nèi)邏輯分析儀
　8.4.1 新建邏輯分析儀設(shè)置文件
　8.4.2 引腳鎖定
　8.4.3 編程下載
　8.4.4 信號(hào)采樣
　習(xí)題8
第9章 DSP Builder應(yīng)用
　9.1 DSP Builder軟件安裝
　9.2 DSP Builder設(shè)計(jì)實(shí)例
　9.2.1 建立Simulink模型
　9.2.2 模型仿真
　9.2.3 模型編譯
　習(xí)題9
第10章 SOPC Builder應(yīng)用
　10.1 SOPC Builder
　10.2 Nios II 綜合設(shè)計(jì)實(shí)例
　習(xí)題10
參考文獻(xiàn)
　　

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