CPLD/FPGA技術(shù)應(yīng)用

前言

　　隨著電子技術(shù)的不斷發(fā)展與進(jìn)步，電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了很大的變化?；贓DA技術(shù)的設(shè)計(jì)方法正在成為電子系統(tǒng)設(shè)計(jì)的主流，EDA技術(shù)已成為電子行業(yè)許多職業(yè)崗位必需的一門重要技術(shù)。高職高專院校多個(gè)專業(yè)的學(xué)生必須要學(xué)習(xí)和掌握這門課程的基本知識(shí)與技能?！　”緯凑兆钚碌穆殬I(yè)教育教學(xué)改革要求，結(jié)合國家示范院校建設(shè)項(xiàng)目成果，本著“理論夠用、突出應(yīng)用”的宗旨，在作者多年校企合作經(jīng)驗(yàn)的基礎(chǔ)上進(jìn)行編寫。在編寫過程中，著重總結(jié)近年來不同院校、不同專業(yè)EDA技術(shù)課程的教學(xué)經(jīng)驗(yàn)，力求在內(nèi)容、結(jié)構(gòu)、理論教學(xué)與實(shí)踐教學(xué)等方面，充分體現(xiàn)高職教育的特點(diǎn)和內(nèi)容先進(jìn)性。與同類書相比，本書具有以下特點(diǎn)：　　1．教、學(xué)、做相結(jié)合，將理論與實(shí)踐融于一體　　EDA技術(shù)及其應(yīng)用是一門應(yīng)用性很強(qiáng)的課程，我們?cè)诙嗄甑慕虒W(xué)過程中，一直采用教、學(xué)、做相結(jié)合的教學(xué)模式，效果良好。這種經(jīng)驗(yàn)充分反映在本書內(nèi)容章節(jié)的安排上，可以看出在整個(gè)課程中將理論與實(shí)驗(yàn)融于一體。書中每個(gè)章節(jié)從最基本的應(yīng)用實(shí)例出發(fā)，由實(shí)際問題入手引出相關(guān)知識(shí)和理論。此外，本書還在各個(gè)章節(jié)安排了針對(duì)性較強(qiáng)的實(shí)驗(yàn)與實(shí)踐項(xiàng)目，保證理論與實(shí)踐教學(xué)同步進(jìn)行?！　?．理論以夠用為度，著眼于應(yīng)用技能培養(yǎng)　　考慮到高等職業(yè)教育的特點(diǎn)，本書在編寫時(shí)按照貼近目標(biāo)，保證基礎(chǔ)，面向更新，聯(lián)系實(shí)際，突出應(yīng)用，以“必需、夠用”為度的原則，突出重點(diǎn)，注重培養(yǎng)學(xué)生的操作技能和分析問題、解決問題的能力。書中對(duì)EDA技術(shù)的基本理論、EDA工具QuartusⅡ 的使用方法、VHDL知識(shí)、CPLD與FPGA開發(fā)技術(shù)等內(nèi)容進(jìn)行了必要的闡述，沒有安排一些煩瑣的器件工作原理分析等內(nèi)容。同時(shí)，本書十分注重EDA技術(shù)在實(shí)際中的應(yīng)用，列舉了大量應(yīng)用實(shí)例，介紹利用CPLD/FPGA器件設(shè)計(jì)制作數(shù)字系統(tǒng)的步驟和方法，使學(xué)生能借助基本內(nèi)容，舉一反三，靈活應(yīng)用?！　?．內(nèi)容安排合理，注重VHDL語言的快速掌握　　一般來說，EDA 技術(shù)的學(xué)習(xí)難點(diǎn)在于VHDL語言。對(duì)此，本書基于高職教育的特點(diǎn)，在內(nèi)容安排上放棄流行的計(jì)算機(jī)語言的教學(xué)模式，而以電子線路設(shè)計(jì)為基點(diǎn)，從實(shí)例的介紹中引出VHDL語句語法內(nèi)容，通過一些簡(jiǎn)單、直觀、典型的實(shí)例，將VHDL中最核心、最基本的內(nèi)容解釋清楚，使學(xué)生能在很短的時(shí)間內(nèi)有效地把握VHDL的主干內(nèi)容，而不必花大量的時(shí)間去“系統(tǒng)地”學(xué)習(xí)語法?！　”緯赏醴贾骶幒徒y(tǒng)稿，王燕、代紅艷參與編寫。其中，王燕編寫學(xué)習(xí)項(xiàng)目1～2；王芳編寫學(xué)習(xí)項(xiàng)目3～6；代紅艷負(fù)責(zé)各項(xiàng)目邏輯功能分析部分。杭州康芯電子有限公司為本書內(nèi)容的設(shè)計(jì)與編寫提出了很多寶貴的意見。　　現(xiàn)代電子設(shè)計(jì)技術(shù)是發(fā)展的，相應(yīng)的教學(xué)內(nèi)容和教學(xué)方法也應(yīng)不斷改進(jìn)，其中一定有許多問題值得深入探討。我們真誠地歡迎讀者對(duì)書中的錯(cuò)誤與有失偏頗之處給予批評(píng)指正。

內(nèi)容概要

王芳主編的《CPLD/FPGA技術(shù)應(yīng)用》采用教、學(xué)、練一體化教學(xué)模式，以提高實(shí)際工程應(yīng)用能力為目的，將EDA技術(shù)基本知識(shí)、VHDL硬件描述語言、可編程邏輯器件、開發(fā)軟件應(yīng)用等相關(guān)知識(shí)貫穿于多個(gè)實(shí)際案例中，使讀者通過本書的學(xué)習(xí)能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。
《CPLD/FPGA技術(shù)應(yīng)用》分為6個(gè)學(xué)習(xí)項(xiàng)目。學(xué)習(xí)項(xiàng)目1通過譯碼器的設(shè)計(jì)，簡(jiǎn)要介紹EDA技術(shù)的基本知識(shí)、原理圖輸入法及進(jìn)行電路設(shè)計(jì)的基本流程；學(xué)習(xí)項(xiàng)目2通過頻率計(jì)的設(shè)計(jì)，介紹可編程邏輯器件（CPLD與FPGA）的芯片結(jié)構(gòu)、工作原理以及層次化電路原理圖輸入方法；學(xué)習(xí)項(xiàng)目3通過數(shù)據(jù)選擇器的設(shè)計(jì)與應(yīng)用，介紹VHDL硬件描述語言程序的基本結(jié)構(gòu)與文本法電路設(shè)計(jì)軟件使用流程；學(xué)習(xí)項(xiàng)目4～6通過全加器、寄存器、計(jì)數(shù)器等電路模塊設(shè)計(jì)，分別介紹相關(guān)的VHDL語法及編程技巧等。
《CPLD/FPGA技術(shù)應(yīng)用》配有免費(fèi)的電子教學(xué)課件、練習(xí)題參考答案和精品課鏈接網(wǎng)址，詳見前言。

書籍目錄

學(xué)習(xí)項(xiàng)目1 譯碼器設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航1
 1.1 EDA技術(shù)的特點(diǎn)與發(fā)展趨勢(shì)
 1.1.1 EDA技術(shù)的發(fā)展歷史
 1.1.2 EDA技術(shù)的特點(diǎn)
 1.1.3 EDA技術(shù)的發(fā)展趨勢(shì)
 1.2 譯碼器邏輯功能分析
 1.2.1 譯碼器的邏輯功能
 1.2.2 譯碼器的擴(kuò)展及應(yīng)用
 1.3 譯碼器原理圖輸入設(shè)計(jì)
 1.3.1 EDA開發(fā)軟件——QuartusⅡ
 1.3.2 編輯文件
 1.3.3 創(chuàng)建工程
 1.3.4 編譯
 1.3.5 仿真
 1.3.6 引腳設(shè)置與下載
 操作測(cè)試1 原理圖方式輸入電路的功能分析
 習(xí)題1
學(xué)習(xí)項(xiàng)目2 頻率計(jì)設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航2
 2.1 可編程邏輯器件基礎(chǔ)
 2.1.1 可編程邏輯器件的特點(diǎn)及分類
 2.1.2 PLD中陣列的表示方法
 2.1.3 CPLD的結(jié)構(gòu)和工作原理
 2.1.4 FPGA的結(jié)構(gòu)和工作原理
 2.1.5 CLPD/FPGA產(chǎn)品系列
 2.2 頻率計(jì)邏輯功能分析
 2.2.1 測(cè)頻控制電路
 2.2.2 有時(shí)鐘使能的2位十進(jìn)制計(jì)數(shù)器
 2.2.3 鎖存、譯碼顯示電路
 2.3 頻率計(jì)原理圖輸入設(shè)計(jì)
 2.3.1 2位十進(jìn)制計(jì)數(shù)器
 2.3.2 頻率計(jì)頂層電路設(shè)計(jì)
 2.3.3 引腳設(shè)置與下載
 操作測(cè)試2 用原理圖輸入法設(shè)計(jì)8位全加器
 習(xí)題2
學(xué)習(xí)項(xiàng)目3 數(shù)據(jù)選擇器設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航3
 3.1 VHDL語言的特點(diǎn)與結(jié)構(gòu)
 3.1.1 VHDL語言的特點(diǎn)
 3.1.2 VHDL程序的基本結(jié)構(gòu)
 3.2 數(shù)據(jù)選擇器邏輯功能分析
 3.2.1 數(shù)據(jù)選擇器的邏輯功能
 3.2.2 數(shù)據(jù)選擇器的擴(kuò)展及其應(yīng)用
 3.3 數(shù)據(jù)選擇器VHDL設(shè)計(jì)
 3.3.1 2選1數(shù)據(jù)選擇器的VHDL描述
 3.3.2 2選1數(shù)據(jù)選擇器的語言現(xiàn)象說明
 3.4 數(shù)據(jù)選擇器文本輸入設(shè)計(jì)
 3.4.1 編輯文件
 3.4.2 創(chuàng)建工程
 3.4.3 編譯
 3.4.4 仿真
 3.4.5 應(yīng)用RTL電路觀察器
 3.4.6 硬件測(cè)試
 操作測(cè)試3 優(yōu)先編碼器的VHDL設(shè)計(jì)
 習(xí)題3
學(xué)習(xí)項(xiàng)目4 全加器設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航4
 4.1 VHDL數(shù)據(jù)結(jié)構(gòu)
 4.1.1 VHDL語言的標(biāo)識(shí)符和數(shù)據(jù)對(duì)象
 4.1.2 數(shù)據(jù)類型、表達(dá)式
 4.2 全加器邏輯功能分析
 4.2.1 全加器的邏輯功能
 4.2.2 全加器的擴(kuò)展及應(yīng)用
 4.3 半加器的VHDL語言設(shè)計(jì)
 4.3.1 半加器與或門描述
 4.3.2 半加器與或門的語言現(xiàn)象說明
 4.4 全加器VHDL語言設(shè)計(jì)
 4.4.1 全加器描述
 4.4.2 全加器的語言現(xiàn)象說明
 操作測(cè)試4 全減器的VHDL設(shè)計(jì)
 習(xí)題4
學(xué)習(xí)項(xiàng)目5 寄存器設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航5
 5.1 寄存器邏輯功能分析
 5.1.1 基本寄存器的邏輯功能
 5.1.2 寄存器的擴(kuò)展及應(yīng)用
 5.2 寄存器VHDL語言設(shè)計(jì)
 5.2.1 D觸發(fā)器的VHDL描述
 5.2.2 D觸發(fā)器的語言現(xiàn)象說明
 5.2.3 實(shí)現(xiàn)時(shí)序電路的不同表述
 5.2.4 異步時(shí)序電路設(shè)計(jì)
 5.3 移位寄存器VHDL語言設(shè)計(jì)
 5.3.1 移位寄存器的描述
 5.3.2 移位寄存器的語言現(xiàn)象說明
 操作測(cè)試5 JK觸發(fā)器的VHDL設(shè)計(jì)
 習(xí)題5
學(xué)習(xí)項(xiàng)目6 計(jì)數(shù)器設(shè)計(jì)應(yīng)用
 教學(xué)導(dǎo)航6
 6.1 計(jì)數(shù)器邏輯功能分析
 6.1.1 各種類型計(jì)數(shù)器的邏輯功能
 6.1.2 計(jì)數(shù)器的擴(kuò)展及應(yīng)用
 6.2 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
 6.2.1 4位二進(jìn)制加法計(jì)數(shù)器的語言現(xiàn)象說明
 6.2.2 整數(shù)類型
 6.2.3 計(jì)數(shù)器設(shè)計(jì)的其他表述方法
 6.3 一般加法計(jì)數(shù)器設(shè)計(jì)
 6.3.1 十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
 6.3.2 六十進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)
 6.3.3 可作計(jì)數(shù)器使用的移位寄存器設(shè)計(jì)
 操作測(cè)試6 任意進(jìn)制計(jì)數(shù)器的VHDL設(shè)計(jì)
 習(xí)題6
附錄A GW48CK/PK2/PK3/PK4 系統(tǒng)萬能接插口與結(jié)構(gòu)圖信號(hào)/芯片引腳對(duì)照表
參考文獻(xiàn)

章節(jié)摘錄

版權(quán)頁：插圖：其中，VHDL、Verilog HDL在現(xiàn)在EDA設(shè)計(jì)中使用最多，也擁有幾乎所有的主流EDA工具的支持。而System Verilog和System C這兩種HDL語言還處于完善過程中。VHDL是電子設(shè)計(jì)主流硬件的描述語言之一，本書將重點(diǎn)介紹它的編程方法和使用技術(shù)。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，于1983年由美國國防部（DOD）發(fā)起創(chuàng)建，由IEEE （The Institute of Electrical and Electronics Engineers）進(jìn)一步發(fā)展，并在1987年作為“IEEE標(biāo)準(zhǔn)1076”發(fā)布。從此，VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本（IEEE Std 1076），各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具支持VHDL。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言。VHDL是一個(gè)規(guī)范語言和建模語言，隨著VHDL的標(biāo)準(zhǔn)化，出現(xiàn)了一些支持該語言的行為仿真器。由于創(chuàng)建VHDL的最初目標(biāo)是用于標(biāo)準(zhǔn)文檔的建立和電路功能模擬，其基本想法是在高層次上描述系統(tǒng)和元件的行為。但到了20世紀(jì)90年代初，人們發(fā)現(xiàn)VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計(jì)工具；可以利用軟件工具將VHDL源代碼自動(dòng)轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。這種方法顯然對(duì)于電路自動(dòng)設(shè)計(jì)是一個(gè)極大的推進(jìn)。很快，電子設(shè)計(jì)領(lǐng)域就出現(xiàn)了第一個(gè)軟件設(shè)計(jì)工具，即VHDL邏輯綜合器，它可以將VHDL的部分語句描述轉(zhuǎn)化為具體電路實(shí)現(xiàn)的網(wǎng)表文件。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展了VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076 -1993版本?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司的支持，在電子工程領(lǐng)域已成為事實(shí)上的通用硬件描述語言?，F(xiàn)在公布的最新VHDL標(biāo)準(zhǔn)版本是IEEE 1076-2002，VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。VHDL具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面也表現(xiàn)出了強(qiáng)大的生命力和應(yīng)用潛力。因此，VHDL在支持各種模式的設(shè)計(jì)方法、自頂向下與自底向上或混合方法方面，在面對(duì)當(dāng)今許多電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)、改變工藝等方面都表現(xiàn)出了良好的適應(yīng)性。用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。

編輯推薦

《CPLD/FPGA技術(shù)應(yīng)用》：EDA技術(shù)的特點(diǎn)與發(fā)展、數(shù)字系統(tǒng)設(shè)計(jì)方法、EDA開發(fā)軟件使用方法、可編程邏輯器件的分類及工作原理、VHDL語言結(jié)構(gòu)、標(biāo)識(shí)符、數(shù)據(jù)對(duì)象等、CPLD與FPGA開發(fā)技術(shù)、譯碼器、頻率計(jì)、數(shù)據(jù)選擇器、優(yōu)先編碼器、全加器、寄存器、移位寄存器、觸發(fā)器、計(jì)數(shù)器、加法計(jì)數(shù)器等。從最基本的應(yīng)用實(shí)例出發(fā)，由實(shí)際問題入手引出相關(guān)知識(shí)開展教學(xué)、提供34個(gè)實(shí)例和6個(gè)操作測(cè)試，有助于更好地理解和掌握所學(xué)知識(shí)、提供免費(fèi)的電子教學(xué)課件、習(xí)題參考答案和精品課鏈接網(wǎng)址，以方便教學(xué)。

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