實用數(shù)字電子技術(shù)基礎(chǔ)

內(nèi)容概要

作為全新的實用型數(shù)字電子技術(shù)教材，潘松等主編的《實用數(shù)字電子技術(shù)基礎(chǔ)》借鑒了目前國外知名高校同類教材的選材和教學(xué)理念，將傳統(tǒng)手工數(shù)字技術(shù)與現(xiàn)代自動化數(shù)字技術(shù)的基礎(chǔ)知識和工程理論有機融合，使讀者能十分流暢地實現(xiàn)從學(xué)習(xí)傳統(tǒng)數(shù)字技術(shù)基礎(chǔ)知識向現(xiàn)代數(shù)字技術(shù)的平滑過渡及大幅跨越！
《實用數(shù)字電子技術(shù)基礎(chǔ)》突破了傳統(tǒng)教學(xué)模式的局限，將目標(biāo)定位于使學(xué)生在數(shù)字電子技術(shù)的基礎(chǔ)理論（包括VerilogHDL的學(xué)習(xí)）、實踐能力和創(chuàng)新精神三方面有明顯的進步。引導(dǎo)學(xué)習(xí)者基于全新的數(shù)字技術(shù)平臺上強化自己的學(xué)習(xí)效果，得以高起點地適應(yīng)相關(guān)后續(xù)課程的要求，同時最大限度地降低對先修基礎(chǔ)知識的依賴。
本書前4章以及第6、7章等的主干內(nèi)容與傳統(tǒng)教材的安排基本相同，包括數(shù)制、邏輯門基本結(jié)構(gòu)與功能、邏輯函數(shù)、組合電路、觸發(fā)器和時序電路等，但減少了門電路與脈沖電路底層電路結(jié)構(gòu)的內(nèi)容，這有利于將此課程安排得盡可能的提前。教材的核心創(chuàng)意是引入了廣義譯碼器概念、計數(shù)器一般模型以及狀態(tài)機，為傳統(tǒng)手工數(shù)字電子技術(shù)與現(xiàn)代數(shù)字技術(shù)的有機融合與平滑過渡奠定了基礎(chǔ)。故在第5、第8以及后續(xù)章節(jié)的部分內(nèi)容中逐級引入了現(xiàn)代數(shù)字技術(shù)的基礎(chǔ)內(nèi)容。盡管本書涉獵內(nèi)容廣泛，各章內(nèi)容結(jié)構(gòu)嚴(yán)謹(jǐn)、相互依存、前后穿插，但通過科學(xué)的編排，整體授課學(xué)時數(shù)反而大為減少，這為學(xué)習(xí)者增加了更多的實踐機會。
本書可作為高等院校電子工程、通信、工業(yè)自動化、計算機應(yīng)用技術(shù)等專業(yè)的專業(yè)基礎(chǔ)教材或課外自學(xué)參考書。

書籍目錄

第1章 數(shù)制與碼制
 1.1 模擬信號與數(shù)字信號
 1.1.1 模擬信號與數(shù)字信號的概念
 1.1.2 數(shù)字電路與模擬電路的區(qū)別
 1.1.3 數(shù)字電路的特點
 1.2 數(shù)制
 1.2.1 十進制數(shù)表述方法
 1.2.2 二進制數(shù)表述方法
 1.2.3 十六進制數(shù)表述方法
 1.2.4 八進制數(shù)表述方法
 1.3 數(shù)制轉(zhuǎn)換
 1.3.1 十六進制數(shù)、二進制數(shù)與十進制數(shù)間的轉(zhuǎn)換
 1.3.2 十進制數(shù)轉(zhuǎn)換為二進制數(shù)、十六進制數(shù)
 1.3.3 二進制數(shù)與十六進制數(shù)間的轉(zhuǎn)換
 1.4 數(shù)的碼制
 1.4.1 十進制編碼
 1.4.2 十進制數(shù)的BCD碼表示方法
 1.4.3 字母數(shù)字碼
 1.4.4 碼制
 1.4.5 用補碼進行二進制數(shù)計算
 習(xí)題
第2章 數(shù)字邏輯門
 2.1 基本邏輯門
 2.1.1 邏輯代數(shù)的三種基本運算模型
 2.1.2 基本邏輯符號
 2.1.3 與非門
 2.1.4 或非門
 2.1.5 異或門
 2.1.6 同或門
 2.2 集成電路邏輯門
 2.2.1 MOS晶體管的結(jié)構(gòu)與工作原理
 2.2.2 CMOS邏輯門的結(jié)構(gòu)與工作原理
 2.3 TTL與CMOS集成電路邏輯門器件
 2.3.1 邏輯門的器件類型與技術(shù)參數(shù)
 2.3.2 集成電路門的技術(shù)參數(shù)
 2.3.3 TTL與CMOS集成電路的傳統(tǒng)接口技術(shù)
 2.3.4 器件的封裝
 2.4 輔助門電路
 2.4.1 三態(tài)門
 2.4.2 集電極開路門
 習(xí)題
 實驗
第3章 邏輯函數(shù)
 3.1 概述
 3.2 邏輯代數(shù)的運算規(guī)則
 3.3 邏輯函數(shù)的表述形式
 3.4 邏輯函數(shù)的標(biāo)準(zhǔn)形式
 3.5 邏輯代數(shù)化簡方法
 3.6 卡諾圖化簡法
 3.6.1 與或表達式的卡諾圖表示
 3.6.2 與或表達式的卡諾圖化簡
 3.6.3 或與表達式的卡諾圖化簡
 3.6.4 含無關(guān)項邏輯函數(shù)的化簡
 3.6.5 多輸出邏輯函數(shù)的化簡
 習(xí)題
第4章 組合邏輯電路
 4.1 組合邏輯電路手工分析
 4.2 組合邏輯電路手工設(shè)計方法
 4.3 編碼器
 4.3.1 二進制編碼器
 4.3.2 二-十進制編碼器及其應(yīng)用
 4.4 譯碼器
 4.4.1 二進制譯碼器
 4.4.2 二-十進制譯碼器
 4.4.3 用集成譯碼器實現(xiàn)邏輯函數(shù)
 4.4.4 顯示控制譯碼器
 4.5 數(shù)據(jù)選擇器與數(shù)據(jù)分配器
 4.5.1 數(shù)據(jù)選擇器
 4.5.2 用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)
 4.5.3 數(shù)據(jù)分配器
 4.6 加法器
 4.7 比較器
 4.8 廣義譯碼器概念
 4.9 可編程邏輯器件
 4.9.1 PLD概述
 4.9.2 可編程邏輯器件的發(fā)展歷程
 4.9.3 可編程邏輯器件的分類
 4.9.4 簡單PLD結(jié)構(gòu)
 4.10 組合電路的競爭與冒險
 習(xí)題
 實驗
第5章 組合電路的自動化設(shè)計與分析
 5.1 手工數(shù)字技術(shù)存在的問題
 5.2 數(shù)字技術(shù)自動設(shè)計與分析流程
 5.3 原理圖輸入法邏輯電路設(shè)計
 5.3.1 QuartusII軟件簡介
 5.3.2 電路原理圖編輯輸入
 5.3.3 創(chuàng)建工程
 5.3.4 功能簡要分析
 5.3.5 編譯前設(shè)置
 5.3.6 全程編譯
 5.3.7 時序仿真測試電路功能
 5.4 引腳鎖定和編程下載
 5.4.1 引腳鎖定
 5.4.2 配置文件下載
 5.4.3 JTAG間接模式編程配置器件
 5.5 用Verilog來表述廣義譯碼器
 5.5.1 用Verilog表述真值表及組合電路的設(shè)計
 5.5.2 三人表決電路的語句表述方式
 5.5.3 Verilog對廣義譯碼器的其它表述方式
 實驗
第6章 觸發(fā)器及含觸發(fā)器的PLD
 6.1 概述
 6.2 RS觸發(fā)器
 6.2.1 基本RS觸發(fā)器
 6.2.2 具備時鐘控制的RS觸發(fā)器
 6.2.3 RS觸發(fā)器應(yīng)用示例
 6.3 D觸發(fā)器
 6.3.1 電平觸發(fā)型D觸發(fā)器
 6.3.2 邊沿觸發(fā)型D觸發(fā)器
 6.4 主從觸發(fā)器
 6.4.1 主從RS觸發(fā)器
 6.4.2 主從JK觸發(fā)器
 6.4.3 邊沿JK觸發(fā)器
 6.5 觸發(fā)器間的轉(zhuǎn)換
 6.6 基于觸發(fā)器的濾波電路設(shè)計
 6.7 延時電路的設(shè)計與測試
 6.8 含觸發(fā)器的PLD結(jié)構(gòu)
 6.8.1 通用可編程邏輯器件GAL
 6.8.2 復(fù)雜可編程邏輯器件
 6.8.3 現(xiàn)場可編程門陣列
 習(xí)題
 實驗
第7章 時序邏輯電路
 7.1 時序邏輯電路的特點與功能
 7.2 小規(guī)模時序電路的手工分析方法
 7.2.1 同步時序電路的分析
 7.2.2 異步時序電路的分析舉例
 7.3 時序電路的手工設(shè)計方法
 7.3.1 時序電路的手工設(shè)計步驟
 7.3.2 設(shè)計舉例
 7.4 寄存器
 7.4.1 并行寄存器
 7.4.2 移位寄存器
 7.5 計數(shù)器及其手工設(shè)計
 7.5.1 異步計數(shù)器設(shè)計
 7.5.2 同步計數(shù)器設(shè)計
 7.6 專用集成計數(shù)器應(yīng)用
 7.7 計數(shù)器通用設(shè)計模型
 7.7.1 時序邏輯設(shè)計方案考察
 7.7.2 計數(shù)器的一般結(jié)構(gòu)模型
 7.7.3 基于一般模型的4位二進制計數(shù)器設(shè)計
 7.7.4 基于一般模型的BCD碼計數(shù)器設(shè)計
 7.7.5 基于一般模型的?？煽赜嫈?shù)器設(shè)計
 7.7.6 基于一般模型的反饋清零法構(gòu)成模12計數(shù)器
 7.7.7 基于一般模型的同步加載型計數(shù)器設(shè)計
 7.7.8 基于一般模型的異步加載型計數(shù)器設(shè)計
 7.7.9 基于一般模型的可逆計數(shù)器設(shè)計
 7.8 有限狀態(tài)機
 習(xí)題
 實驗
第8章 時序電路的自動化設(shè)計與分析
 8.1 深入了解時序邏輯電路性能
 8.1.1 基于74161宏模塊的計數(shù)器設(shè)計
 8.1.2 進位控制電路改進
 8.1.3 控制同步加載構(gòu)建計數(shù)器
 8.1.4 利用預(yù)置數(shù)據(jù)控制計數(shù)器進位
 8.2 一般模型結(jié)構(gòu)的任意進制計數(shù)器
 8.2.1 基于一般模型的十進制計數(shù)器設(shè)計
 8.2.2 含自啟動電路的十進制計數(shù)器的設(shè)計
 8.2.3 有限狀態(tài)機討論
 8.3 任意進制異步控制型計數(shù)器設(shè)計
 8.4 四位同步自動預(yù)置型計數(shù)器設(shè)計
 8.5 基于LPM宏模塊的計數(shù)器設(shè)計
 8.6 步進電機控制電路設(shè)計
 8.6.1 步進電機原理簡介
 8.6.2 步進電機單向旋轉(zhuǎn)控制電路設(shè)計
 8.6.3 步進電機雙向旋轉(zhuǎn)控制電路設(shè)計
 8.7 序列檢測器狀態(tài)機設(shè)計
 8.8 數(shù)字頻率計設(shè)計
 8.8.1 雙十進制計數(shù)器設(shè)計
 8.8.2 6位十進制計數(shù)器設(shè)計
 8.8.3 測頻時序控制電路設(shè)計
 8.8.4 頂層電路設(shè)計與測試
 8.9 模型電飯煲控制電路設(shè)計
 實驗
第9章 存儲器及其應(yīng)用
 9.1 概述
 9.2 RAM
 9.2.1 RAM的分類與結(jié)構(gòu)特點
 9.2.2 SRAM的結(jié)構(gòu)
 9.2.3 DRAM工作原理
 9.2.4 SRAM存儲容量的擴展方法
 9.3 ROM
 9.3.1 ROM的分類與結(jié)構(gòu)
 9.3.2 掩膜ROM
 9.3.3 可編程ROM結(jié)構(gòu)原理
 9.3.4 其他類型的存儲器
 9.4 FPGA中的嵌入式存儲器
 9.5 存儲器應(yīng)用電路設(shè)計
 9.5.1 利用LPM_ROM設(shè)計查表式乘法器
 9.5.2 簡易邏輯分析儀設(shè)計
 9.5.3 樂曲演奏電路設(shè)計
 習(xí)題
 實驗
第10章 A/D與D/A轉(zhuǎn)換器
 10.1 概述
 10.2 A/D轉(zhuǎn)換器
 10.2.1 D/A轉(zhuǎn)換原理與結(jié)構(gòu)
 10.2.2 二進制權(quán)電阻網(wǎng)絡(luò)型DAC轉(zhuǎn)換器
 10.2.3 倒T型電阻網(wǎng)絡(luò)DAC
 10.2.4 DAC轉(zhuǎn)換器的主要技術(shù)參數(shù)
 10.2.5 DAC專用器件及其應(yīng)用
 10.3 A/D轉(zhuǎn)換器
 10.3.1 ADC工作原理
 10.3.2 ADC種類
 10.3.3 ADC的主要技術(shù)參數(shù)
 10.3.4 典型集成A/D轉(zhuǎn)換器及應(yīng)用
 10.4 正弦信號發(fā)生器設(shè)計
 10.5 A/D采樣控制狀態(tài)機電路設(shè)計
 習(xí)題
 實驗
第11章 脈沖發(fā)生與處理電路
 11.1 多諧振蕩器
 11.2 單穩(wěn)態(tài)觸發(fā)器
 11.3 施密特觸發(fā)器
 11.3.1 施密特觸發(fā)器概述
 11.3.2 集成施密特觸發(fā)器及其應(yīng)用
 11.3.3 用施密特觸發(fā)器構(gòu)成多諧振蕩器
 11.4 555定時器
 11.4.1 555的內(nèi)部結(jié)構(gòu)
 11.4.2 555構(gòu)成施密特觸發(fā)器
 11.4.3 555構(gòu)成單穩(wěn)態(tài)觸發(fā)器
 11.4.4 555構(gòu)成多諧振蕩器
 習(xí)題
附錄A 數(shù)字技術(shù)實驗系統(tǒng)基本要求
 A.1 基本實驗內(nèi)容、方式和類型
 A.2 數(shù)字電路實驗板基本結(jié)構(gòu)與功能
 A.3 MIF文件生成器使用方法
參考文獻

章節(jié)摘錄

　　盡管組合邏輯電路模塊結(jié)構(gòu)各異，功能繁多，但卻有一個共同點，就是電路的輸出數(shù)據(jù)總是當(dāng)前輸入數(shù)據(jù)的函數(shù)?；蛘哒f，在任何時刻電路的輸出狀態(tài)僅取決于此刻的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)。正是由于這種簡單關(guān)系，我們可以暫時拋開它們特定的功能和名稱，如加法器、比較器、多路選擇器等，而僅用一張真值表來表達任何功能類型的組合電路，從而使任何組合電路模塊的分析和設(shè)計只需面對一張真值表即可。　　可以這樣考慮，如果一個電路有3個數(shù)據(jù)輸入端，2個數(shù)據(jù)輸出端，它們的組合邏輯關(guān)系可以表述為表4-3的形式（盡管它是一個表決器真值表）。在此典型的真值表中，于左面列出輸入信號的所有取值，右面列出輸出信號的取值。于是類似的真值表所表達的可以是一個全加器，也可以是一個比較器，或者是一個特殊的譯碼器。任何功能的改變僅取決于輸入或輸出變鼉的數(shù)量和表中的數(shù)值。因此，真值表是任何組合電路設(shè)計都必需的，且最基本的建模形式。　　另外，如果將真值表的輸出數(shù)據(jù)看成輸入碼所對應(yīng)的編碼，那么，所有組合電路模塊的功能都能看成一種譯碼行為：其輸入的所有數(shù)據(jù)，無論是加數(shù)、被加數(shù)、通道選擇控制信號、比較器數(shù)據(jù)還是使能控制數(shù)據(jù)，全部可以看成一組譯碼輸入數(shù)據(jù)，而輸出的數(shù)據(jù)就是對應(yīng)的譯碼數(shù)據(jù)。由此，我們就能將所有組合電路模塊的功能都看成一種譯碼行為。對于這種一股意義上的譯碼電路，我們權(quán)且稱其為廣義譯碼器?！　∵@樣一來，對于任何類型的組合電路的設(shè)計就歸結(jié)為對一個指定功能的廣義譯碼器的設(shè)計，而針對廣義譯碼器設(shè)計建模的關(guān)鍵是給出對應(yīng)的真值表。有了這張真值表，如果使用傳統(tǒng)的手工設(shè)計實現(xiàn)方法，就可以沿用4-2節(jié)給出的流程來完成全部電路的設(shè)計與實現(xiàn)；如果使用現(xiàn)代自動設(shè)計技術(shù)，那么主要的手工工作就止于廣義譯碼器真值表的抽象，或者說是編制。也就是說，對于自動設(shè)計流程，真值表一旦確定，余下的設(shè)計、分析和電路實現(xiàn)工作都可由計算機來完成了，于是電路性能和設(shè)計效率大為提高?！　V義譯碼器的引入有利于在認(rèn)識上將各類組合邏輯電路的設(shè)計簡化成一張真值表的表達，同時使傳統(tǒng)的數(shù)字技術(shù)概念和設(shè)計方法順利地過渡到對現(xiàn)代自動設(shè)計技術(shù)的理解和把握，甚至包括對以后將要介紹的時序電路的結(jié)構(gòu)、功能和設(shè)計的深入理解和高效設(shè)計奠定可靠的基礎(chǔ)。后面我們將會發(fā)現(xiàn)，在更一般的同步時序邏輯，即有限狀態(tài)機的結(jié)構(gòu)中，這個廣義譯碼器其實就是一個狀態(tài)譯碼器。由此證明，無論是對組合電路還是時序電路，廣義譯碼器具有意義深遠(yuǎn)的一般性含義、結(jié)構(gòu)和功能?！　∠嚓P(guān)的內(nèi)容將在以后的章節(jié)中展開?！　　?/pre>




編輯推薦
　　《實用數(shù)字電子技術(shù)基礎(chǔ)》引入了廣義譯碼器概念和狀態(tài)機，將基于傳統(tǒng)方式繁復(fù)而不具一般意義設(shè)計方法回歸為一個簡單譯碼器的設(shè)計，實現(xiàn)了傳統(tǒng)數(shù)字技術(shù)與現(xiàn)代自動化數(shù)字技術(shù)有機融合。大幅減少邏輯門底層電路結(jié)構(gòu)和脈沖電路的介紹，最大限度地降低對前期基礎(chǔ)知識的依賴，使得此課程能大幅提前。實踐證明最早可于本科第一學(xué)期開設(shè)此課程。改變作為孤立的數(shù)字電路課程課本來構(gòu)建的傳統(tǒng)做法，而是兼顧其與后續(xù)課程的銜接，并為之營建良好的接口，使得有利于與重要后續(xù)課程構(gòu)成創(chuàng)新能力教學(xué)課程體系。除了傳授數(shù)字電路基礎(chǔ)知識外，本教材的另一定位是作為自主創(chuàng)新意識的啟蒙教材。即通過教學(xué)的啟迪和大量的實驗項目，能動地激發(fā)學(xué)習(xí)者的創(chuàng)新意識，培養(yǎng)自主創(chuàng)新能力。完全不必費時費力地學(xué)習(xí)HDL語法，卻能以“表格”形式來流暢地使用HDL，以面對數(shù)字電路的自動設(shè)計，極大縮短了授課學(xué)時數(shù)，從而聚焦重點知識和實踐訓(xùn)練。





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