SystemVerilog數(shù)字系統(tǒng)設計

內(nèi)容概要

SystemVerilog是21世紀電子設計師必須掌握的最重要的語言之一，因為它是設計／驗證現(xiàn)代復雜電子系統(tǒng)核心芯片的至關重要的手段。本書講授用SystemVerilog語言設計／驗證數(shù)字系統(tǒng)的基本概念和具體方法。在介紹基本語法的基礎上，闡述了如何使用RTL級的SystemVerilog構(gòu)成可綜合的數(shù)字電路／組件／系統(tǒng)，以及如何使用行為級的SystemVerilog搭建測試平臺對設計進行驗證。
本書針對的讀者群是電子、自動化和計算機工程專業(yè)的本科生與研究生，本書也適合已經(jīng)掌握Verilog和VHDL硬件描述語言的工程師自學新一代的數(shù)字系統(tǒng)設計／驗證語言。

作者簡介

作者：（英國）茨沃林斯基（Mark Zwolinski） 譯者：夏宇聞Mark Zwolinski是英國南安普頓大學電子與計算機科學學院的全職教授。他是Digital system Design with VHDL一書的作者，該書已被翻譯成四種語言，并被全世界的許多所大學選為教材。Zwolinski教授在技術雜志上曾發(fā)表過120多篇論文。20多年來，他一直教授大學本科生和研究生的數(shù)字設計與設計自動化等課程。

書籍目錄

第1章　序言
　1．1　現(xiàn)代數(shù)字設計
　1．2　使用硬件描述語言進行設計
　　1．2．1　設計自動化
　　1．2．2　什么是SystemVerilog　
　　1．2．3　什么是VHDL
　　1．2．4　仿真
　　1．2．5　綜合
　　1．2．6　可重用性
　　1．2．7　驗證
　　1．2．8　設計流程
　　1．3　CMOS技術
　　1．3．1　邏輯門
　　1．3．2　ASIC(專用集成電路)和FPGA(現(xiàn)場可編程門陣列)
　1．4　可編程邏輯
　1．5　電氣屬性
　　1．5．1　噪聲容限
　　1．5．2　扇出
　總結(jié)
　參考資料
　練習題
第2章　組合邏輯設計
　2．1　布爾代數(shù)
　　2．1．1　值
　　2．1．2　操作符
　　2．1．3　邏輯門的真值表
　　2．1．4　布爾代數(shù)的定律
　　2．1．5德摩根定理
　　2．1．6　香農(nóng)擴展定理
　2．2　邏輯門
　2．3　組合邏輯設計
　　2．3．1　邏輯最小化
　　2．3．2　卡諾圖
　2．4　時序
　2．5　數(shù)字碼
　　2．5．1　整數(shù)
　　2．5．2　定點數(shù)
　　2．5．3　浮點數(shù)
　　2．5．4文字數(shù)字字符
　　2．5．5　格雷碼
　　2．5．6奇偶校驗位
　總結(jié)
　參考資料
　練習題
第3章　使用SystemVerilog門模型描述的組合邏輯　
　3．1　模塊和文件
　3．2　標識符、空格和注釋
　3．3　基本門模型
　3．4　簡單的網(wǎng)表
　3．5　邏輯值
　3．6　連續(xù)賦值語句
　　3．6．1　SystemVerilog操作符
　3．7　延遲
　3．8　參數(shù)
　3．9　測試平臺
　總結(jié)
　參考資料
　練習題
第4章　組合邏輯構(gòu)件
　4．1　多路選擇器
　　4．1．1　2選1多路選擇器
　　4．1．2　4選1多路器
　4．2　譯碼器
　　4．2．1　2到4譯碼器
　　4．2．2參數(shù)化的譯碼器
　　4．2．3　七段譯碼器
　4．3優(yōu)先編碼器
　　4．3．1　無關項和唯一性問題
　4．4　加法器
　　4．4．1　功能模型
　　4．4．2　逐位進位加法器
　　4．4．3　任務
　4．5奇偶校驗器
　4．6　三態(tài)緩沖器
　　4．6．1　多值邏輯
　4．7　組合邏輯塊的測試平臺
　總結(jié)
　參考資料
　練習題
第5章　時序邏輯塊的SystemVerilog模型
第6章　同步時序設計
第7章　復雜時序系統(tǒng)的設計
第8章　測試平臺的編寫
第9章　SystemVerilong的仿真
第10章　SystemVerilong的綜合
第11章　數(shù)字系統(tǒng)的測試
第12章　可測試性設計
第13章　異步時序電路設計
第14章　與模擬電路的接口
附錄A　SystemVerilog與Verilog的關系
部分練習題的參考答案
參考文獻

章節(jié)摘錄

版權頁：插圖：1.1 現(xiàn)代數(shù)字設計傳統(tǒng)上，電子電路設計被劃分成兩個主要的領域，即模擬、數(shù)字兩大領域。這兩大領域通常分為兩門課程講授，因此電子工程師往往只擅長于其中之一。在這兩個設計領域中，還有更細的專業(yè)分類，例如射頻模擬設計、數(shù)字集成電路設計等。當這兩個領域發(fā)生交叉時，還有混合信號設計。此外，當然在嵌入式系統(tǒng)設計中，軟件工程的作用也越來越重要。在日常消費品中，數(shù)字電子產(chǎn)品變得日益重要。例如汽車已安裝了復雜的控制系統(tǒng)，大多數(shù)家庭都擁有個人計算機。過去被認為是模擬電路的日常用品，如收音機、電視和電話都已經(jīng)數(shù)字化。小巧的數(shù)字硬盤和MP3已經(jīng)取代了用模擬信號記錄聲音的乙烯基唱片。隨著這些變化，產(chǎn)品的生命周期已經(jīng)縮短。在現(xiàn)今的百貨商店里，很可能不到一年的時間，所有的數(shù)字電子產(chǎn)品已經(jīng)被新型號產(chǎn)品所替代。1.2 使用硬件描述語言進行設計1.2.1 設計自動化為了跟上迅速變化的形勢，電子產(chǎn)品的設計周期必須盡量縮短。模擬電路設計仍是一個高工資的專門行業(yè)。數(shù)字設計已非常依賴于計算機輔助設計（CAI）），即設計自動化（DA）或電子設計自動化（EDA）工具。EDA工具可以完成兩個任務綜合（synthesis）：即把設計規(guī)范自動地翻譯成為設計的具體實現(xiàn)；2）仿真（simulation），即運行設計規(guī)范的模型或具體的實現(xiàn)，以驗證設計的正確操作。必須把設計從設計者頭腦中的思考轉(zhuǎn)變?yōu)椋篍DA工具能理解的形式，這樣才能進行綜合和仿真。用線路圖繪制軟件包，可以把設計繪制成綜合和仿真工具能理解的形式。這種方法稱為線路圖輸入方法（schematiccapture）。另外一種方法是將設計表示為與軟件程序十分類似的文本形式。數(shù)字電路的文本描述可以用修改后的編程語言（如C語言）或者硬件描述語言（HDL）來表示。在過去的30多年時間里，曾經(jīng)出現(xiàn)過許多種硬件描述語言。目前最常用的兩種硬件描述語言是Verilog和VHDL。采用標準的硬件描述語言十分重要，因為由不同工具廠商所提供的不同CAD工具均支持標準的硬件描述語言。在Verilog和vHDL出現(xiàn)之前，每個工具都有其自己的硬件描述語言，不同硬件描述語言之間的轉(zhuǎn)換需要花費不少精力，例如想要用這個廠商提供的仿真工具來驗證從另外一個廠商提供的綜合工具產(chǎn)生的電路網(wǎng)表是相當困難的。

編輯推薦

《SystemVerilog數(shù)字系統(tǒng)設計》使用SystemVerilog語言進行數(shù)字設計的全面指南：概念、技術和代碼。為了設計精巧的數(shù)字電路硬件，工程師首先必須使用高層次的硬件描述語言（HDL）描述電路的功能。目前功能最強大、最有用的硬件描述語言是一種稱為SystemVerilog的語言，現(xiàn)在這種語言已成為IEEE標準?！禨ystemVerilog數(shù)字系統(tǒng)設計》是第一本全面介紹SystemVerilog語言及講解使用這種語言設計現(xiàn)代數(shù)字電路硬件技術的教材。Mark Zwolinsk曾編寫了一本十分暢銷的教材——Digital System Design with VHDL。在該書講述方法的基礎上，作者在《SystemVerilog數(shù)字系統(tǒng)設計》中闡述了使用SysternVerilog語言進行自動化設計的全過程，以及工程師必須了解的所有知識點，包括從建模、功能仿真、綜合、時序，一直到故障仿真。作者通過約150個實際例子（每個例子都有細心安排的語法細節(jié)和足夠深度的知識點）來實現(xiàn)教學目標，使學生能很快掌握硬件設計和驗證方法，《SystemVerilog數(shù)字系統(tǒng)設計》中所有的例子都可以從相關網(wǎng)站下載?！禨ystemVerilog數(shù)字系統(tǒng)設計》特點：驗證方法，《SystemVerilog數(shù)字系統(tǒng)設計》中所有的例子都可以從相關網(wǎng)站下載。使用電子設計自動化工具，在CMOS工藝和可編程邏輯器件上實現(xiàn)數(shù)字系統(tǒng)。核心建模技術：組合電路構(gòu)造塊、緩沖器、譯碼器、編碼器、多路選擇器、加法器和奇偶校驗器。時序電路構(gòu)造塊：鎖存器、觸發(fā)器、寄存器、計數(shù)器、存儲器和時序乘法器。有限狀態(tài)機的設計：從算法狀態(tài)機(ASM)圖到D觸發(fā)器，下一個狀態(tài)和輸出邏輯。使用SysterriVerilog為接口和封裝建立模型。設計測試平臺：體系架構(gòu)，受約束隨機測試的產(chǎn)生，以及基于斷言的驗證。RTL和FPGA綜合模型的描述。理解和實現(xiàn)針對測試的設計(DFT) 。探索異步時序電路的反常行為。介紹VerilogAMS和混合信號建模。無論讀者在數(shù)字設計方面是否具有老版本的Verilog或VHDL經(jīng)驗，《SystemVerilog數(shù)字系統(tǒng)設計》都將有助于發(fā)現(xiàn)SystemVerilog的全部功能，并充分使用其強大功能。

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