數(shù)字系統(tǒng)設(shè)計與Verilog HDL

內(nèi)容概要

本書根據(jù)EDA課程教學(xué)要求，以提高數(shù)字設(shè)計能力為目的，系統(tǒng)闡述數(shù)字系統(tǒng)開發(fā)的相關(guān)知識，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、Verilog硬件描述語言等。全書以Quartus Ⅱ、Synplify Pro軟件為平臺，以Verilog—1995和Verilog—2001語言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計為重點，通過大量經(jīng)過驗證的數(shù)字設(shè)計實例，系統(tǒng)闡述數(shù)字系統(tǒng)設(shè)計的方法與技術(shù)，由淺入深地介紹Verilog工程開發(fā)的知識與技能。    本書的特點是：著眼于實用，緊密聯(lián)系教學(xué)實際，實例豐富。全書深入淺出，概念清晰，語言流暢?？勺鳛殡娮?、通信、微電子、信息、電路與系統(tǒng)、通信與信息系統(tǒng)及測控技術(shù)與儀器等專業(yè)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。    本書配有教學(xué)課件，可從華信教育資源網(wǎng)（www.hxedu.com.cn）免費下載。

書籍目錄

第1章  EDA技術(shù)概述	  1.1  EDA技術(shù)及其發(fā)展	  1.2  Top-down設(shè)計與IP核復(fù)用	  1.3  數(shù)字設(shè)計的流程	  1.4  常用的EDA軟件工具	  1.5  EDA技術(shù)的發(fā)展趨勢	  習(xí)題1	第2章  FPGA/CPLD器件	  2.1  PLD器件概述	  2.2  PLD的基本原理與結(jié)構(gòu)	  2.3  低密度PLD的原理與結(jié)構(gòu)	  2.4  CPLD的原理與結(jié)構(gòu)	  2.5  FPGA的原理與結(jié)構(gòu)	  2.6  FPGA/CPLD的編程元件  2.7  邊界掃描測試技術(shù)	  2.8  FPGA/CPLD的編程與配置	  2.9  FPGA/CPLD器件概述	  2.10  FPGA/CPLD的發(fā)展趨勢	  習(xí)題2	第3章  Quartus Ⅱ集成開發(fā)工具	  3.1  Quartus Ⅱ原理圖設(shè)計	  3.2  Quartus Ⅱ的優(yōu)化設(shè)置	  3.3  Quartus Ⅱ的時序分析	  3.4  基于宏功能模塊的設(shè)計  習(xí)題3	第4章  Verilog設(shè)計初步	  4.1  Verilog簡介	  4.2  Verilog模塊的結(jié)構(gòu)	  4.3  Verilog基本組合電路設(shè)計	  4.4  Verilog基本時序電路設(shè)計	  4.5  Synplify Pro綜合器	  4.6  Synplify綜合器	  習(xí)題4	第5章  Verilog語法與要素	  5.1  Verilog語言要素	  5.2  常量	  5.3  數(shù)據(jù)類型	  5.4  參數(shù)	  5.5  向量  5.6  運算符	  習(xí)題5	第6章  Verilog行為語句	第7章  Verilog設(shè)計的層次與風(fēng)格	第8章  Verilog有限狀態(tài)機設(shè)計	第9章  Verilog設(shè)計進階	第10章  Verilog設(shè)計的優(yōu)化	第11章  Verilog仿真與驗證	第12章  Verilog語言的發(fā)展	第13章  通信與信號處理設(shè)計實例	附錄A  Verilog HDL（IEEE Std 1364—1995）關(guān)鍵字	附錄B  Verilog HDL（IEEE Std 1364—2001）關(guān)鍵字	附錄C  DE2系統(tǒng)介紹	附錄D  DE2—70系統(tǒng)介紹	附錄E  有關(guān)術(shù)語與縮略語	參考文獻

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