基于Quartus II的FPGA/CPLD設(shè)計(jì)實(shí)例精解

前言

在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域，EDA（Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化）已經(jīng)逐漸成為電子系統(tǒng)的重要設(shè)計(jì)手段。無論是設(shè)計(jì)邏輯器件還是數(shù)字系統(tǒng)，其設(shè)計(jì)作業(yè)的復(fù)雜程度都在不斷增加，僅僅依靠手工進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)不能滿足要求，所有的設(shè)計(jì)工作都需要在計(jì)算機(jī)上借助EDA工具進(jìn)行。EDA代替人工完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真，而可編程器件可以按照EDA的設(shè)計(jì)結(jié)果快速形成一個(gè)實(shí)際的硬件系統(tǒng)，從而可以真實(shí)地驗(yàn)證用戶的設(shè)計(jì)。用戶可以反復(fù)地，如同修改軟件一樣來修改系統(tǒng)參數(shù)與描述，然后載入可編程器件中。在教學(xué)領(lǐng)域，以前涉及可編程器件方面的內(nèi)容比較少，而：EDA方面也只是處于電子輔助設(shè)計(jì)階段。隨著器件技術(shù)與EDA技術(shù)的開發(fā)，使得EDA在大學(xué)本科、研究生教學(xué)中成為迫切的需要，目前已經(jīng)成為電子技術(shù)教學(xué)中的大綱要求。但是卻沒有合適的教材，許多有關(guān)書籍不是太老就是內(nèi)容不全，許多書僅僅是技術(shù)資料的翻譯，或只是大量深入介紹VHDI。語言，而沒有把EDA作為學(xué)習(xí)數(shù)字電路或模擬電路的重要工具來講解。本書共分為8章，第l章介紹了EDA的發(fā)展、CPLD／FPGA的基礎(chǔ)知識(shí)；第2章介紹了利用Quartus II進(jìn)行FPGA／CPLD設(shè)計(jì)的開發(fā)流程，包括設(shè)計(jì)輸入、綜合、布局布線、時(shí)序分析、仿真、編程和配置等：第3章主要介紹當(dāng)前流行的VHDL，語言、Verilog語言的應(yīng)用；第4～7章列出了大量的實(shí)例，如組合邏輯電路、時(shí)序邏輯電路等邏輯電路的設(shè)計(jì)方法；第8章主要介紹了在開發(fā)過程和實(shí)際應(yīng)用中遇到的問題，這部分對(duì)于需要實(shí)際開發(fā)產(chǎn)品的讀者和初學(xué)者有著非常重要的價(jià)值。本書由于篇幅的限制，沒有全部列出源代碼，其中的絕大部分程序源代碼對(duì)EDA開發(fā)人員具有很好的參考價(jià)值。本書第1～3章由李大社編寫，第4章和第5章由王彬和劉淑娥編寫，第6～8章由管紹朋、鄒德平和孫文燕編寫。全書由李大社統(tǒng)稿、定稿。李軍政和常彬參與了本書例子的錄入和校對(duì)工作。在本書的編寫過程中，得到了許多朋友和專家的大力幫助，在此表示由衷的感謝，特別要感謝北京華晟公司的周德興總工程師。由于編者的能力有限，書中難免存在錯(cuò)誤和不足之處，敬請(qǐng)廣大讀者和專家批評(píng)指正。

內(nèi)容概要

本書以實(shí)例精解的方式講述基于Quartus Ⅱ的FPGA/CPLD設(shè)計(jì)方法和技巧，主要包括EDA與可編程器件概述、可編程邏輯器件開發(fā)環(huán)境、硬件描述語言、基本組合邏輯電路設(shè)計(jì)實(shí)例、基本時(shí)序邏輯電路設(shè)計(jì)實(shí)例、綜合典型實(shí)例、小型應(yīng)用和教學(xué)系統(tǒng)的開發(fā)和設(shè)計(jì)系統(tǒng)時(shí)應(yīng)注意的問題。書中所介紹的設(shè)計(jì)實(shí)例均從原理敘述和邏輯分析出發(fā)，采用EDA方法進(jìn)行設(shè)計(jì)輸入、仿真及實(shí)現(xiàn)。    本書適合從事FPGA/CPLD設(shè)計(jì)開發(fā)的技術(shù)人員閱讀，也可作為高等學(xué)校相關(guān)專業(yè)的教學(xué)用書。

書籍目錄

第1章  EDA與可編程器件概述  1.1  可編程芯片技術(shù)的發(fā)展  1.2  可編程器件開發(fā)  1.3  可編程器件廠商概述  1.4  開發(fā)環(huán)境與硬件描述語言  1.5  CPLD/FPGA的基本結(jié)構(gòu)    1.5.1  乘積項(xiàng)結(jié)構(gòu)    1.5.2  查找表結(jié)構(gòu)第2章  QuartusⅡ開發(fā)指南  2.1  Quartus Ⅱ簡(jiǎn)介  2.2  Quartus Ⅱ的設(shè)計(jì)流程    2.2.1  設(shè)計(jì)輸入    2.2.2  綜合    2.2.3  布局布線    2.2.4  時(shí)序分析    2.2.5  仿真    2.2.6  編程與配置    2.2.7  工程更改管理  2.3  基于Quartus Ⅱ的設(shè)計(jì)實(shí)例第3章  硬件設(shè)計(jì)語言  3.1  硬件描述語言  3.2  VHDL語言    3.2.1  VHDL語言的基本結(jié)構(gòu)    3.2.2  標(biāo)志符    3.2.3  數(shù)據(jù)對(duì)象    3.2.4  數(shù)據(jù)類型    3.2.5  屬性    3.2.6  運(yùn)算符    3.2.7  VHDL的語句和結(jié)構(gòu)體    3.2.8  結(jié)構(gòu)體的子結(jié)構(gòu)描述  3.3  Verilog HDL    3.3.1  Verilog HDL的數(shù)據(jù)類型    3.3.2  語言要素    3.3.3  表達(dá)式    3.3.4  賦值語句    3.3.5  條件語句    3.3.6  循環(huán)語句第4章  基本組合邏輯電路設(shè)計(jì)實(shí)例  4.1  基本組合邏輯器件    4.1.1  三態(tài)器件    4.1.2  多任務(wù)器    4.1.3  全加器設(shè)計(jì)  4.2  復(fù)雜組合邏輯電路    4.2.1  帶符號(hào)乘法器設(shè)計(jì)    4.2.2  編碼器設(shè)計(jì)    4.2.3  加法器    4.2.4  表決器第5章  基本時(shí)序邏輯電路設(shè)計(jì)實(shí)例  5.1  基本時(shí)序邏輯器件    5.1.1  寄存器    5.1.2  觸發(fā)器  5.2  簡(jiǎn)單時(shí)序邏輯電路    5.2.1  計(jì)數(shù)器與分頻器設(shè)計(jì)    5.2.2  狀態(tài)機(jī)與通信編碼/解碼電路    5.2.3  動(dòng)態(tài)掃描電路實(shí)現(xiàn)    5.2.4  發(fā)光管點(diǎn)陣實(shí)驗(yàn)  5.3  復(fù)雜時(shí)序邏輯電路    5.3.1  信號(hào)頻率測(cè)量    5.3.2  可控脈沖發(fā)生器    5.3.3  數(shù)控脈寬調(diào)制PWM第6章  綜合典型實(shí)例  6.1  處理器外設(shè)    6.1.1  Intel 8255并行接口電路    6.1.2  8251設(shè)計(jì)/126    6.1.3  A6850 異步通信接口  6.2  存儲(chǔ)器接口    6.2.1  存儲(chǔ)器    6.2.2  先進(jìn)先出隊(duì)列  6.3  數(shù)字信號(hào)處理    6.3.1  FFT變換    6.3.2  CRC校驗(yàn)    6.3.3  曼徹斯特編解碼  6.4  控制類    6.4.1  數(shù)碼鎖設(shè)計(jì)    6.4.2  步進(jìn)電動(dòng)機(jī)的控制    6.4.3  電子手表IC設(shè)計(jì)  6.5  其他實(shí)驗(yàn)    6.5.1  鍵盤接口設(shè)計(jì)    6.5.2  搶答器    6.5.3  交通燈控制實(shí)驗(yàn)第7章  小型應(yīng)用和教學(xué)系統(tǒng)的開發(fā)  7.1  教學(xué)系統(tǒng)介紹    7.1.1  功能模塊    7.1.2  系統(tǒng)功能    7.1.3  器件選擇  7.2  電路原理圖設(shè)計(jì)    7.2.1  CPLD單元    7.2.2  單片機(jī)和通信單元    7.2.3  數(shù)碼管發(fā)光管單元    7.2.4  輸入單元  7.3  單片機(jī)程序設(shè)計(jì)    7.3.1  主程序    7.3.2  定時(shí)器和延時(shí)函數(shù)    7.3.3  獲取命令和處理命令    7.3.4  獲取配置文件    7.3.5  單片機(jī)更新    7.3.6  CPLD配置  7.4  可編程邏輯器件設(shè)計(jì)    7.4.1  動(dòng)態(tài)掃描顯示    7.4.2  綜合第8章  系統(tǒng)設(shè)計(jì)中應(yīng)注意的問題  8.1  工作條件  8.2  引腳電壓  8.3  閉鎖（次序上電問題）  8.4  高速設(shè)計(jì)附錄A  本書涉及的專用簡(jiǎn)寫詞匯附錄B  關(guān)于Altera公司下載電纜安裝出現(xiàn)問題的解決附錄C  開發(fā)實(shí)驗(yàn)裝置介紹  C.1  產(chǎn)品特色與優(yōu)勢(shì)  C.2  EDA1000、EDA 2000實(shí)驗(yàn)裝置模塊與技術(shù)參數(shù)  C.3  EDA 3000、EDA 4000型實(shí)驗(yàn)裝置說明  C.4  其他類型產(chǎn)品介紹

章節(jié)摘錄

插圖：1.PLD開發(fā)軟件由于PLD軟件已經(jīng)發(fā)展得相當(dāng)完善，用戶甚至可以不用詳細(xì)了解PLD的內(nèi)部結(jié)構(gòu)，就能用自己熟悉的方法，如原理圖輸入或HD[。語言來完成相當(dāng)優(yōu)秀的PLD設(shè)計(jì)。所以對(duì)初學(xué)者來說，首先應(yīng)了解PLD開發(fā)軟件和開發(fā)流程。了解PLD的內(nèi)部結(jié)構(gòu)，將有助于提高我們?cè)O(shè)計(jì)的效率和可靠性。獲得PLD開發(fā)軟件的途徑非常多。許多PLD公司都提供免費(fèi)試用版或演示版（當(dāng)然商業(yè)版大都是收費(fèi)的），例如可以免費(fèi)從上下載Altera，公司的MaxplusII（Baseline版或E+MAX版），或向其代理商索取這套軟件。Xilinx公司也提供免費(fèi)軟件：WebPack可以從Xilinx網(wǎng)站下載。Lattice、Actel等公司也都有類似的免費(fèi)軟件提供。以上免費(fèi)軟件都需要在網(wǎng)上注冊(cè)申請(qǐng)License文件。通常這些免費(fèi)軟件已經(jīng)能夠滿足一般設(shè)計(jì)的需要，要想軟件功能更強(qiáng)大一些，只能購(gòu)買商業(yè)版軟件。如果打算使用VHDL或Verilog HDL硬件描述語言來開發(fā)PLD／FPGA，通常還需要使用一些專業(yè)的HDL，開發(fā)軟件，這是因?yàn)镕PGA廠商提供的軟件的HDL綜合能力一般都不是很強(qiáng)，需要其他軟件來配合使用。對(duì)于PLD產(chǎn)品，一般分為兩類：（1）基于乘積項(xiàng)（Product-Ferm）技術(shù)，一般用于EEPROM（或Flash）工藝的中小規(guī)模PLD。（2）基于查找表（L00k-up Table）技術(shù)，一般用于SRAM工藝的大規(guī)模PLD／FPGA。EEPROM工藝的PLD密度小，多用于5000門以下的小規(guī)模設(shè)計(jì)，適合做復(fù)雜的組合邏輯，如譯碼。SRAM工藝的PLD（FPGA），密度高，觸發(fā)器多，多用于10000門以上的大規(guī)模設(shè)計(jì)，適合做復(fù)雜的時(shí)序邏輯，如數(shù)字信號(hào)處理和各種算法。

編輯推薦

《基于Quartus II的FPGA/CPLD設(shè)計(jì)實(shí)例精解》：開智慧門，走成功路。在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中，電計(jì)自動(dòng)化（EDA）已經(jīng)逐漸成為電子系統(tǒng)的重要設(shè)計(jì)手段無論是設(shè)計(jì)邏輯器件還是數(shù)字系統(tǒng)，其設(shè)計(jì)作業(yè)的復(fù)雜程度都在不斷增加，現(xiàn)今僅僅依靠手工進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)不能滿足要求，所有的設(shè)計(jì)工作都需要在計(jì)算機(jī)上借助EDA工具來進(jìn)行EDA代替人工完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真，而可編程器件可以按照EDA的設(shè)計(jì)結(jié)果快速形成一個(gè)實(shí)際的硬件系統(tǒng)，從而可以真實(shí)地驗(yàn)證用戶的設(shè)計(jì)。

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