Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐

前言

展，越來越多的系統(tǒng)設(shè)計開始基于現(xiàn)場可編程門陣列(FPGA)。采用FPGA器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低功耗，提高系統(tǒng)的可靠性。今天，F(xiàn)PGA正在以驚人的速度發(fā)展。一個芯片可以包含數(shù)百萬個門，而且越來越多的FPGA內(nèi)可以嵌入各種檔次的CPU，出現(xiàn)了SOPC系統(tǒng)，它代表著嵌入式系統(tǒng)發(fā)展的新方向。芯片設(shè)計工作的承擔者正由傳統(tǒng)的專業(yè)芯片設(shè)計機構(gòu)向個人轉(zhuǎn)變，顯然，誰能早一步掌握這門技術(shù)，誰就能在激烈的競爭中處于更加有利的位置。而Verilog HDL硬件描述語言正是掌握這門技術(shù)的必備基礎(chǔ)之一，Verilog HDL硬件描述語言是一種以文本形式來描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語言，是目前世界上最流行的一種硬件描述語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。本書共分11章，內(nèi)容分別為：第1章 Verilog HDL層次化設(shè)計；第2章 Verilog HDL基本語法；第3章 Verilog HDL行為描述；第4章 組合邏輯建模；第5章 時序邏輯建模；第6章 行為級仿真模型建模；第7章 各層次Verilog HDL描述形式與電路建模；第8章 任務和函數(shù)；第9章 編譯預處理；第10章 Verilog HDL設(shè)計與綜合中的陷阱；第11章 異步設(shè)計與同步設(shè)計的時序分析。

內(nèi)容概要

本書介紹硬件描述語言verilog hdl及電路設(shè)計方法，共11章，主要內(nèi)容包括： verilog層次化設(shè)計、verilog基本語法、verilog行為描述、組合邏輯建模、時序邏輯建模、為級仿真模型建模、各層次verilog描述形式與電路建模、任務和函數(shù)、編譯預處理、verilog設(shè)計與綜合中的陷阱、異步設(shè)計與同步設(shè)計的時序分析。本書配套實驗，提供電子課件和習題參考答案?！　”緯勺鳛楦叩葘W校電子信息類相關(guān)課程的教材，也可供相關(guān)工程技術(shù)人員學習參考。

書籍目錄

第1章 verilog hdl層次化設(shè)計  　1.1 一個簡單的例子——4位全加器的設(shè)計  　1.2 模塊和端口  　　1.2.1 模塊定義  　　1.2.2 端口定義  　　1.2.3 模塊實例化  　1.3 層次化設(shè)計思想  　1.4 testbench的概念  　1.5 仿真和綜合  　本章小結(jié)  　思考與練習  第2章 verilog hdl基本語法  　2.1 詞法約定  　　2.1.1 空白符  　　2.1.2 注釋  　　2.1.3 操作符  　　2.1.4 標識符與關(guān)鍵字  　2.2 數(shù)據(jù)類型  　　2.2.1 邏輯值與常量  　　2.2.2 邏輯強度  　　2.2.3 線網(wǎng)類型  　　2.2.4 變量類型  　　2.2.5 向量  　　2.2.6 數(shù)組  　　2.2.7 參數(shù)  　2.3 表達式  　　2.3.1 操作數(shù)  　　2.3.2 操作符  　　2.3.3 位寬處理  　　2.3.4 表達式的綜合  　本章小結(jié)  　思考與練習  第3章 verilog hdl行為描述  第4章 組合邏輯建模  第5章 時序邏輯建模  第6章 行為級仿真模型建模  第7章 各層次verilog hdl描述形式與電路建模 第8章 任務和函數(shù)  第9章 編譯預處理  第10章 verilog hdl設(shè)計與綜合中的陷阱  第11章 異步設(shè)計與同步設(shè)計的時序分析 參考文獻

章節(jié)摘錄

插圖：在定義端口時，各個端口的定義順序沒有任何限制，可先定義輸出端口，再定義輸入端口。在用普通風格進行端口定義時，端口聲明列表和端口定義的排列順序也可以不同。1.2.3模塊實例化在例1.1中提到了模塊的實例化。模塊定義中是不允許嵌套定義模塊的，模塊之間的相互調(diào)用只能通過實例化來實現(xiàn)。定義好的模塊可以視為一個模板，使用該模板可以創(chuàng)建一個對應的實際對象。當一個模塊被調(diào)用時，Verilog HDL語言可以根據(jù)模板創(chuàng)建一個唯一的模塊對象，每個對象都有自己的名字、參數(shù)、端口連接關(guān)系等。使用定義好的模板創(chuàng)建對象的過程稱為實例化（Instantiation），創(chuàng)建的對象稱為實例（Instance）。每個實例必須有唯一的名字。圖1.3所示為對一位加法器進行多次實例化來構(gòu)建四位加法器的示意圖。通過多次實例化相同的模塊，實際上在電路中設(shè)計了4個相同的1位加法器，只是它們在電路中的名字和連接關(guān)系各不相同。對己定義好的模塊進行實例化引用的語法格式如下：模塊名  實例名（端口連接關(guān)系列表）；在實例化時，可以用兩種方式書寫端口連接關(guān)系列表。第一種方式是命名端口連接方式，其語法格式為模塊名  實例名（.端口名（連接線1），.端口名2（連接線2），…）；用命名端口的方式進行連接，每個連接關(guān)系用一個點開頭，然后是需要進行連接的模塊的端口名，端口名后面在括號中指定該端口需要連接到當前層次模塊中的哪個信號。

編輯推薦

《Verilog HDL數(shù)字系統(tǒng)設(shè)計及實踐》是新編電氣與電子信息類規(guī)劃教材。

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