高速電路設(shè)計(jì)與仿真分析

前言

　　顧名思義，本書講述如何使用cadence工具進(jìn)行高速電路系統(tǒng)設(shè)計(jì)，以及利用仿真分析對(duì)設(shè)計(jì)進(jìn)行指導(dǎo)和驗(yàn)證。面對(duì)電子、信息技術(shù)的飛速發(fā)展和層出不窮的市場(chǎng)需求，必須由硬件工程師利用最新的工具，使用前沿的科技產(chǎn)品，把這些奇妙的想法付諸實(shí)踐，把一個(gè)概念或者設(shè)想以可以看見(jiàn)、可以觸摸的物質(zhì)形式展現(xiàn)給社會(huì)，來(lái)影響人們的生活。也正是從這個(gè)意義上講，使得這么多年來(lái)，我一直以平淡和愉快的心情從事著硬件設(shè)計(jì)工作?！　≈钡浇裉?，在積攢了足夠的經(jīng)驗(yàn)和沖動(dòng)后，促使我來(lái)完成這本書的寫作。電路設(shè)計(jì)，尤其是現(xiàn)代高速電路系統(tǒng)的設(shè)計(jì)，是一個(gè)隨著電子技術(shù)而日新月異的工作，具有很強(qiáng)的趣味性，也具有相當(dāng)?shù)奶魬?zhàn)性。而目前，市場(chǎng)上還沒(méi)有一個(gè)從實(shí)踐出發(fā)、結(jié)合高速電路設(shè)計(jì)理論的設(shè)計(jì)指導(dǎo)書，所以我希望借助本書使得現(xiàn)在的硬件工程師更好地掌握這項(xiàng)技術(shù)，也希望通過(guò)我自己的經(jīng)驗(yàn)分享，使得高速電路系統(tǒng)設(shè)計(jì)看起來(lái)沒(méi)有那么神秘，從而吸引更多的電子技術(shù)人員加入到這個(gè)行業(yè)，通過(guò)我們的雙手讓這個(gè)世界變得更加美好?！　∈紫刃枰赋龅氖?，本書是高速電路系統(tǒng)設(shè)計(jì)和仿真技術(shù)的實(shí)踐總結(jié)和設(shè)計(jì)指導(dǎo)，而并不是一本高速電路理論研究書籍。因此，也就決定了本書中所提到高速信號(hào)理論是前人研究成果的總結(jié)和借用。本書并不對(duì)這些理論進(jìn)行推導(dǎo)和研究，如果讀者對(duì)這些高速信號(hào)理論感興趣，請(qǐng)參閱與此相關(guān)的專業(yè)理論書籍。之所以要在本書中提及這些高速信號(hào)理論，是因?yàn)閺娜珪Y(jié)構(gòu)上考慮，使讀者在閱讀本書的過(guò)程中，能夠由淺入深、由理論指導(dǎo)到實(shí)踐應(yīng)用地進(jìn)行循序漸進(jìn)的學(xué)習(xí)，并對(duì)高速電路系統(tǒng)設(shè)計(jì)的一些技巧和方法有比較深刻的理解和掌握。

內(nèi)容概要

電路設(shè)計(jì)，尤其是現(xiàn)代高速電路系統(tǒng)的設(shè)計(jì)，是一個(gè)隨著電子技術(shù)的發(fā)展而日新月異的工作，具有很強(qiáng)的趣味性，也具有相當(dāng)?shù)奶魬?zhàn)性。本書的目的是要使電子系統(tǒng)設(shè)計(jì)工程師們能夠更好地掌握高速電路系統(tǒng)設(shè)計(jì)的方法和技巧，跟上行業(yè)發(fā)展要求。因此，本書由簡(jiǎn)到難、由理論到實(shí)踐講述了如何使用Cadence工具進(jìn)行高速電路系統(tǒng)設(shè)計(jì)，以及利用仿真分析對(duì)設(shè)計(jì)進(jìn)行指導(dǎo)和驗(yàn)證。    本書定位于那些希望挑戰(zhàn)高速電路系統(tǒng)設(shè)計(jì)的工程師，他們應(yīng)該已經(jīng)具備了相應(yīng)的電子系統(tǒng)設(shè)計(jì)的基本知識(shí)和技能。

作者簡(jiǎn)介

邵鵬
    ◎2006年3月至今：IBM中國(guó)研究院高級(jí)研究員 
    ◎2004年3月至2006年3月：Intel中國(guó)研究中心高級(jí)研究員研究興趣和實(shí)踐經(jīng)驗(yàn)包括： 
    ◎Manv-C0re系統(tǒng)結(jié)構(gòu)研究 
    ◎軟硬件協(xié)同仿真技術(shù)Hardware-software Co-simulaton 
    ◎基于IBM，Intel，AMD等不同架構(gòu)的系統(tǒng)設(shè)計(jì) 
    ◎高速?gòu)?fù)雜系統(tǒng)設(shè)計(jì)及SI，PI，EMC仿真分析技術(shù)

書籍目錄

第1章  高速系統(tǒng)設(shè)計(jì)簡(jiǎn)介  1.1  PCB設(shè)計(jì)技術(shù)回顧  1.2  什么是“高速”系統(tǒng)設(shè)計(jì)  1.3  如何應(yīng)對(duì)高速系統(tǒng)設(shè)計(jì)    1.3.1  理論作為指導(dǎo)和基準(zhǔn)    1.3.2  實(shí)踐經(jīng)驗(yàn)積累    1.3.3  時(shí)間效率平衡  1.4  小結(jié)第2章  高速系統(tǒng)設(shè)計(jì)理論基礎(chǔ)  2.1  微波電磁波簡(jiǎn)介    2.2  微波傳輸線    2.2.1  微波等效電路物理量    2.2.2  微波傳輸線等效電路  2.3  電磁波反射  2.4  微波傳輸介質(zhì)    2.4.1  微帶線Microstrip Line    2.4.2  微帶線的損耗    2.4.3  帶狀線Strip Line    2.4.4  同軸線Coaxial Line    2.4.5  雙絞線 Twist Line    2.4.6  差分傳輸線    2.4.7  差分阻抗  2.5  “阻抗”的困惑    2.5.1  阻抗的定義    2.5.2  為什么要考慮阻抗    2.5.3  傳輸線結(jié)構(gòu)和傳輸線阻抗    2.5.4  瞬時(shí)阻抗和特征阻抗    2.5.5  特征阻抗和信號(hào)完整性    2.5.6  為什么是50Ω  2.6  阻抗的測(cè)量  2.7  “阻抗”的困惑之答案  2.8  小結(jié)第3章  信號(hào)完整性簡(jiǎn)介  3.1  什么是信號(hào)完整性  3.2  信號(hào)完整性問(wèn)題分類  3.3  反射的產(chǎn)生和預(yù)防    3.3.1  反射的產(chǎn)生    3.3.2  反射的消除和預(yù)防    3.3.2.1  匹配    3.3.2.2  拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)  3.4  串?dāng)_的產(chǎn)生和預(yù)防    3.4.1  串?dāng)_的產(chǎn)生    3.4.2  串?dāng)_的預(yù)防與消除  3.5  電源完整性分析    3.5.1  電源系統(tǒng)設(shè)計(jì)目標(biāo)    3.5.2  電源系統(tǒng)設(shè)計(jì)方法    3.5.3  電容的理解    3.5.4  SSN分析和應(yīng)用  3.6  電磁兼容性EMC和電磁干擾EMI  3.7  影響信號(hào)完整性的其他因素  3.8  小結(jié)第4章  Cadence高速系統(tǒng)設(shè)計(jì)工具    4.1  Cadence高速系統(tǒng)設(shè)計(jì)流程    4.2  約束管理器Constrain Manager    4.3  SigXplorer信號(hào)完整性分析工具    4.3.1  S參數(shù)（Scattering parameters）    4.3.2  過(guò)孔模型生成（Via Modeling）    4.3.3  通道分析CA（Channel Analysis）  4.4  前仿和后仿第5章  Cadence高速系統(tǒng)設(shè)計(jì)流程及工具使用  5.1  高速電路設(shè)計(jì)流程的實(shí)施條件分析  5.2  IBIS模型和DML模型    5.2.1  IBIS模型介紹    5.2.2  IBIS文件介紹    5.2.3  DML模型    5.2.4  如何獲得IBIS模型    5.2.5  在Cadence中使用IBIS模型    5.2.6  IBIS2 SigNoise的警告和錯(cuò)誤參考  5.3  仿真庫(kù)的建立和設(shè)置  5.4  仿真分析條件設(shè)置    5.4.1  Cross-section——PCB疊層設(shè)置    5.4.2  DC Nets——直流電壓設(shè)置    5.4.3  Devices——器件類型和管腳屬性設(shè)置    5.4.4  SI Models——為器件指定模型    5.4.5  SI Audit——仿真條件的檢查  5.5  系統(tǒng)設(shè)計(jì)和（預(yù)）布局  5.6  使用SigXP進(jìn)行仿真分析    5.6.1  拓?fù)浣Y(jié)構(gòu)抽取    5.6.2  在SigXP中進(jìn)行仿真    5.6.2.1  設(shè)置激勵(lì)和仿真類型    5.6.2.2  設(shè)置仿真參數(shù)    5.6.2.3  查看仿真結(jié)果    5.6.2.4  為什么要進(jìn)行參數(shù)掃描仿真  5.7  約束規(guī)則生成    5.7.1  簡(jiǎn)單約束設(shè)計(jì)——Prop Delay    5.7.2  拓?fù)浼s束設(shè)計(jì)——Wiring    5.7.3  時(shí)序相關(guān)約束設(shè)計(jì)——Switch-Settle Delay  5.8  約束規(guī)則的應(yīng)用    5.8.1  層次化約束關(guān)系    5.8.2  約束規(guī)則的映射    5.8.3  Constrain Mananer的使用  5.9  布線后的仿真分析和驗(yàn)證    5.9.1  布線后仿真的必要性    5.9.2  布線后仿真流程  5.10  電源完整性設(shè)計(jì)    5.10.1  電源完整性設(shè)計(jì)方法    5.10.2  電源完整性設(shè)計(jì)分析步驟    5.10.3  多節(jié)點(diǎn)仿真分析    5.10.4  電容的布局和布線    5.10.5  合理認(rèn)識(shí)電容的有效去耦半徑  5.11  SSN的設(shè)計(jì)分析  5.12  小結(jié)第6章  高速系統(tǒng)設(shè)計(jì)實(shí)例設(shè)計(jì)分析  6.1  設(shè)計(jì)實(shí)例介紹  6.2  DDR設(shè)計(jì)分析    6.2.1  DDR規(guī)范的DC和AC特性    6.2.2  DDR規(guī)范的時(shí)序要求    6.2.3  DDR芯片的電氣特性和時(shí)序要求    6.2.4  DDR控制器的電氣特性和時(shí)序要求  6.3  仿真庫(kù)的建立    6.3.1  DDR芯片的IBIS文件處理    6.3.2  FPGA的IBIS模型文件處理    6.3.3  仿真庫(kù)的建立  6.4  仿真條件設(shè)置——Setup Advisor    6.4.1  設(shè)置疊層和阻抗特性    6.4.2  設(shè)置電壓    6.4.3  器件類型和模型設(shè)置  6.5  （預(yù)）布局  6.6  仿真約束的生成和實(shí)施    6.6.1  網(wǎng)絡(luò)整理和仿真對(duì)象規(guī)劃    6.6.2  結(jié)構(gòu)抽取與仿真分析    6.6.3  DDR地址總線約束定義    6.6.4  DDR數(shù)據(jù)總線仿真分析和約束    6.6.4.1  DDR數(shù)據(jù)總線仿真分析    6.6.4.2  DDR數(shù)據(jù)總線時(shí)序仿真分析    6.6.5  DDR數(shù)據(jù)總線約束定義    6.6.6  約束的時(shí)序驗(yàn)證  6.7  約束實(shí)施和布線  6.8  布線后的仿真驗(yàn)證0  6.9  DDR總線的其他分析技術(shù)    6.9.1  DDR2和DDR3介紹    6.9.2  DDR2仿真分析設(shè)計(jì)方法    6.9.3  DIMM系統(tǒng)設(shè)計(jì)分析方法  6.10  電源完整性——多節(jié)點(diǎn)仿真分析  6.11  靈活使用Cadence高速設(shè)計(jì)流程第7章  高速串行差分信號(hào)仿真分析及技術(shù)發(fā)展挑戰(zhàn)  7.1  高速串行信號(hào)介紹  7.2  Cadence中高速串行信號(hào)仿真分析流程和方法    7.2.1  系統(tǒng)級(jí)設(shè)計(jì)    7.2.2  互連設(shè)計(jì)和S參數(shù)    7.2.3  通道分析和預(yù)加重設(shè)計(jì)    7.2.4  時(shí)域分析和驗(yàn)證  7.3  3.125Gbps差分串行信號(hào)設(shè)計(jì)實(shí)例仿真分析    7.3.1  設(shè)計(jì)用例說(shuō)明    7.3.2  設(shè)計(jì)用例解析    7.3.3  設(shè)計(jì)用例的使用  7.4  高速串行信號(hào)設(shè)計(jì)挑戰(zhàn)    7.4.1  有損傳輸線和PCB材料的選擇    7.4.2  高頻差分信號(hào)的布線和匹配設(shè)計(jì)    7.4.3  過(guò)孔的Stub效應(yīng)    7.4.4  連接器信號(hào)分布    7.4.5  預(yù)加重和均衡    7.4.6  阻抗，還是阻抗    7.4.7  6 Gbps，12 Gbps！然后  7.5  5Gbps以上的高速差分串行信號(hào)仿真和IBIS-AMI模型    7.5.1  5 Gbps以上的高速差分串行信號(hào)仿真    7.5.2  IBIS-AMI模型  7.6  抖動(dòng)（Jitter）    7.6.1  認(rèn)識(shí)抖動(dòng)（Jitter）    7.6.2  實(shí)時(shí)抖動(dòng)分析    7.6.3  抖動(dòng)各分量的典型特征第8章  實(shí)戰(zhàn)后的思考參考書目術(shù)語(yǔ)和縮略詞

章節(jié)摘錄

　　在很多電子工程師的概念中，設(shè)計(jì)一個(gè)電子系統(tǒng)，我們更應(yīng)該注重原理，只要原理設(shè)計(jì)正確，那么在系統(tǒng)實(shí)現(xiàn)的時(shí)候就不會(huì)有大問(wèn)題。沒(méi)錯(cuò)，任何一個(gè)系統(tǒng)的設(shè)計(jì)過(guò)程中，如果原理出了問(wèn)題，是不可挽救的，但原理的正確性只是一個(gè)系統(tǒng)正確工作的最基本的要求，在高速系統(tǒng)中，只關(guān)心這個(gè)是遠(yuǎn)遠(yuǎn)不夠的?！　≡诟咚傧到y(tǒng)中，隨著系統(tǒng)時(shí)序的要求越來(lái)越嚴(yán)格，我們關(guān)心的不僅僅是信號(hào)連接的正確性問(wèn)題，更要關(guān)心在某個(gè)時(shí)刻，某個(gè)電氣連接點(diǎn)上電壓和電流的瞬時(shí)關(guān)系，這些電壓和電流決定了高速系統(tǒng)中的所有性能。而傳輸線上的電壓、電流的瞬時(shí)關(guān)系完全取決于傳輸線本身的阻抗特性?？梢哉f(shuō)，在高速系統(tǒng)中，所有的工作特性都取決于組成系統(tǒng)各部分的阻抗特性。換句話說(shuō)，在高速系統(tǒng)中，所有的現(xiàn)象都可以用阻抗特性來(lái)解釋。

媒體關(guān)注與評(píng)論

　　在本書中，作者根據(jù)自己多年來(lái)從事高速電路設(shè)計(jì)與仿真工作的經(jīng)驗(yàn)，從信號(hào)完整性基本理論入手，結(jié)合當(dāng)今方興未艾的DDRX和高速Serdes系統(tǒng)設(shè)計(jì)實(shí)例，如庖丁解牛般地為讀者剖析了高速電路設(shè)計(jì)與仿真的設(shè)計(jì)方法和手段。然而，作者并沒(méi)有將這些內(nèi)容進(jìn)行簡(jiǎn)單枯燥的羅列，而是穿插在實(shí)例設(shè)計(jì)和軟件的使用過(guò)程中。本書的編排邏輯清晰、結(jié)構(gòu)緊湊，在展示設(shè)計(jì)實(shí)例的過(guò)程中，穿插了作者的實(shí)踐經(jīng)驗(yàn)總結(jié)和心得體會(huì)?！　　▊ァadence中國(guó)分公司北京辦事處資深應(yīng)用工程師，Mentor Graphics亞太區(qū)PCB產(chǎn)品技術(shù)顧問(wèn)

編輯推薦

　　在《高速電路設(shè)計(jì)與仿真分析：Cadence實(shí)例設(shè)計(jì)詳解》中，作者根據(jù)自己多年來(lái)從事高速電路設(shè)計(jì)與仿真工作的經(jīng)驗(yàn)，從信號(hào)完整性基本理論入手，結(jié)合當(dāng)今方興未艾的DDRx和高速Serdes系統(tǒng)設(shè)計(jì)實(shí)例，如庖丁解牛般地為讀者剖析了高速電路設(shè)計(jì)與仿真的設(shè)計(jì)方法和手段。然而，作者并沒(méi)有將這些內(nèi)容進(jìn)行簡(jiǎn)單枯燥的羅列，而是穿插在實(shí)例設(shè)計(jì)和軟件的使用過(guò)程中。本書的編排邏輯清晰、結(jié)構(gòu)緊湊，在展示設(shè)計(jì)實(shí)例的過(guò)程中，穿插了作者的實(shí)踐經(jīng)驗(yàn)總結(jié)和心得體會(huì)。

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無(wú)

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