嬉戲曲

前言

隨著電子技術(shù)、計(jì)算機(jī)應(yīng)用技術(shù)和EDA技術(shù)的不斷發(fā)展，利用FPGA／CPLD進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等領(lǐng)域。FPGA／CPLD具有功能強(qiáng)大，開發(fā)周期短、投資小，便于修改及開發(fā)工具智能化等特點(diǎn)。近年來，F(xiàn)PGA／CPLD市場(chǎng)發(fā)展迅速，并且隨著電子工藝不斷改進(jìn)，低成本高性能的FPGA／CPLD器件推陳出新，從而促使了FPGA／CPLD成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。熟練掌握FPGA／CPLD設(shè)計(jì)技術(shù)已經(jīng)是電子設(shè)計(jì)工程師的基本要求。Verilog HDI。語言作為國際標(biāo)準(zhǔn)的硬件描述語言，已經(jīng)成為工程技術(shù)人員和高校學(xué)生的必備技能。本書例子中的文本編輯均采用Verilog HDL語言編寫，并且書中實(shí)例均通過仿真和硬件測(cè)試。本書主要以實(shí)例為主來介紹以Altera公司推出的Quartus II 9.0為設(shè)計(jì)平臺(tái)的FPGA／CPI。D數(shù)字系統(tǒng)設(shè)計(jì)。書中的例子包含簡(jiǎn)單的數(shù)字邏輯電路實(shí)例、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，以及復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，由淺入深地介紹了采用Quartus II進(jìn)行數(shù)字系統(tǒng)開發(fā)的設(shè)計(jì)流程、設(shè)計(jì)思想和設(shè)計(jì)技巧。本書分為12章和1個(gè)附錄，其中第l章和第2章主要介紹Quartus II 9.0的開發(fā)流程和設(shè)計(jì)方法；第3章介紹第三方仿真工具M(jìn)odelSim和綜合工具Synplify的使用；第4章～第8章以數(shù)字電路的設(shè)計(jì)（包括門電路、組合邏輯電路、觸發(fā)器、時(shí)序邏輯電路）為例，介紹原理圖編輯、文本編輯及混合編輯的設(shè)計(jì)方法，同時(shí)也鞏固了數(shù)字電路的基礎(chǔ)知識(shí)；第9章介紹一些課程設(shè)計(jì)中涉及的數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，以便讀者更深入地掌握Quartus II 9.0的設(shè)計(jì)方法和Veilog HDL語言的熟練運(yùn)用；第10章介紹宏功能模塊，以及IP核的使用方法和簡(jiǎn)單的范例；第11章和第12章給出了兩個(gè)大型數(shù)字系統(tǒng)的設(shè)計(jì)實(shí)例，以使讀者更深入地掌握數(shù)字系統(tǒng)的設(shè)計(jì)方法；附錄為本書實(shí)驗(yàn)開發(fā)箱的有關(guān)說明。本書由周潤景和蘇良碧編著。其中，蘇良碧編寫了第3章，其他章節(jié)及附錄由周潤景教授負(fù)責(zé)編寫，全書由周潤景統(tǒng)稿、定稿。參加編寫的還有張麗娜、張紅敏、張麗敏、宋志清、劉培智、陳雪梅、陳艷梅、袁偉亭、景曉松、郝曉霞、張斐、宋建華和張均。任冠中、丁莉、李琳、胡訓(xùn)智等同學(xué)參與了本書例子的設(shè)計(jì)與驗(yàn)證工作，在此表示感謝。本書的例子經(jīng)過北京百科融創(chuàng)教學(xué)儀器設(shè)備有限公司開發(fā)的RC-EDA／SOPC-IV實(shí)驗(yàn)箱的驗(yàn)證，對(duì)該公司的支持表示感謝。由于作者水平有限，書中難免存在錯(cuò)誤和不足之處，敬請(qǐng)讀者批評(píng)指正。

內(nèi)容概要

本書以實(shí)例詳解的方式介紹以Altera公司推出的QuanusII 9．0為設(shè)計(jì)平臺(tái)的FPGA／CPLD數(shù)字系統(tǒng)設(shè)計(jì)。書中的實(shí)例包括簡(jiǎn)單的數(shù)字邏輯電路實(shí)例、數(shù)字系統(tǒng)設(shè)汁實(shí)例，以及復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，由淺入深地介紹了采用Quanus II進(jìn)行數(shù)字系統(tǒng)開發(fā)的沒計(jì)流程、設(shè)計(jì)思想和設(shè)計(jì)技巧。    本書適合從事數(shù)字系統(tǒng)設(shè)計(jì)的技術(shù)人員閱讀，也可作為高等學(xué)校電子、通信、自動(dòng)化等相關(guān)專業(yè)的教學(xué)用書。

書籍目錄

第1章 Altera QuartusⅡ開發(fā)流程   1.1 QuartusⅡ軟件綜述   1.2 設(shè)計(jì)輸入   1.3 約束輸入   1.4 綜合   1.5 布局布線   1.6 仿真   1.7 編程與配置 第2章 QuartusⅡ的使用   2.1 原理圖和圖表模塊編輯   2.2 文本編輯   2.3 混合編輯（自底向上）   2.4 混合編輯（自頂向下） 第3章 第三方EDA工具的使用   3.1 第三方EDA工具的簡(jiǎn)介   3.2 ModelSim仿真工具的使用   3.3 Synplify/Synplify Pro綜合工具的使用 第4章 門電路設(shè)計(jì)范例   4.1 與非門電路   4.2 或非門電路   4.3 異或門電路   4.4 三態(tài)門電路   4.5 單向總線緩沖器   4.6 雙向總線緩沖器   4.7 使用always過程語句描述的簡(jiǎn)單算術(shù)邏輯單元 第5章 組合邏輯電路設(shè)計(jì)范例   5.1 編碼器   5.2 譯碼器   5.3 數(shù)據(jù)選擇器   5.4 數(shù)據(jù)分配器   5.5 數(shù)值比較器   5.6 加法器   5.7 減法器   5.8 乘法器   5.9 七人投票表決器 第6章 觸發(fā)器設(shè)計(jì)范例   6.1 RS觸發(fā)器   6.2 JK觸發(fā)器   6.3 D觸發(fā)器   6.4 T觸發(fā)器 第7章 時(shí)序邏輯電路設(shè)計(jì)范例 第8章 存儲(chǔ)器設(shè)計(jì)范例 第9章 數(shù)字系統(tǒng)設(shè)計(jì)范例 第10章 可參數(shù)化宏模塊及IP核的使用 第11章 基于FPGA的射頻熱療系統(tǒng) 第12章 基于FPGA的直流電動(dòng)機(jī)伺服系統(tǒng) 附錄 ARC-EDA/SOPC實(shí)驗(yàn)平臺(tái)簡(jiǎn)介

章節(jié)摘錄

插圖：在建立設(shè)計(jì)時(shí)，必須考慮QuartusII軟件提供的設(shè)計(jì)法，如LogicLock功能提供自頂向下和自底向上的設(shè)計(jì)方法，以及基于塊的設(shè)計(jì)流程。在自頂向下的設(shè)計(jì)流程中，整個(gè)設(shè)計(jì)只有一個(gè)輸出網(wǎng)絡(luò)表，用戶可以對(duì)整個(gè)設(shè)計(jì)進(jìn)行跨設(shè)計(jì)邊界和結(jié)構(gòu)層次的優(yōu)化處理，且管理容易；在自底向上的設(shè)計(jì)流程中，每個(gè)設(shè)計(jì)模塊具有單獨(dú)的網(wǎng)絡(luò)表，它允許用戶單獨(dú)編譯每個(gè)模塊，且單個(gè)模塊的修改不會(huì)影響其他模塊的優(yōu)化?；趬K的設(shè)計(jì)流程使用EDA設(shè)計(jì)輸入和綜合工具分別設(shè)計(jì)和綜合各個(gè)模塊，然后將各模塊整合到QuartusII軟件的最高層設(shè)計(jì)中。在設(shè)計(jì)時(shí)，用戶可根據(jù)實(shí)際情況靈活使用這些設(shè)計(jì)方法。在第2章中，將以具體實(shí)例來詳細(xì)地介紹幾種常用的設(shè)計(jì)方法。1.3 約束輸入建立好工程和設(shè)計(jì)之后，需要給設(shè)計(jì)分配引腳和時(shí)序約束?？梢允褂梅峙渚庉嬈?、“Setting”對(duì)話框、’FimeQuest分析器、引腳規(guī)劃器、設(shè)計(jì)劃分窗口和時(shí)序逼近平面布局來指定初始設(shè)計(jì)約束，如引腳分配、器件選項(xiàng)、邏輯選項(xiàng)和時(shí)序約束等。另外，還可以選擇菜單命令“Assignments”一“ImportAssignments”或“ExportAssignments”，進(jìn)行導(dǎo)入或?qū)С龇峙?。OuartusII軟件還提供時(shí)序向?qū)?，協(xié)助用戶指定初始標(biāo)準(zhǔn)時(shí)序約束。還可以使用Fcl命令或腳本從其他EDA綜合工具中導(dǎo)入分配。圖1.3.1 所示是約束和分配輸入流程。分配引腳是將設(shè)計(jì)文件的.I／0信號(hào)指定到器件的某個(gè)引腳，設(shè)置此引腳的電平標(biāo)準(zhǔn)、電流強(qiáng)度等。時(shí)序約束尤其重要，它是為了使高速數(shù)字電路的設(shè)計(jì)滿足運(yùn)行速率方面的要求，在綜合、布局布線階段附加約束。要分析工程是否滿足用戶的速率要求，也需要對(duì)工程的設(shè)計(jì)輸入文件添加時(shí)序約束。時(shí)序分析工具是以用戶的時(shí)序約束判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便得到正確的時(shí)序分析報(bào)告。附加約束還能提高設(shè)計(jì)的工作速率，它對(duì)于分析設(shè)計(jì)的時(shí)序是否滿足設(shè)計(jì)要求非常重要，而且時(shí)序約束越全面，對(duì)于分析設(shè)計(jì)的時(shí)序就越有幫助。

編輯推薦

《基于Quartus II的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解》：EDA應(yīng)用技術(shù)

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