EDA技術(shù)與應(yīng)用

內(nèi)容概要

　　本書共7章，包括EDA技術(shù)概述、EDA工具軟件的使用方法、VHDL、Verilog
HDL、常用EDA工具軟件、可編程邏輯器件和EDA技術(shù)的應(yīng)用。另外，附錄部分介紹偉福EDA6000和友晶DE2等EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的使用方法，供具有不同實(shí)驗(yàn)設(shè)備的讀者學(xué)習(xí)或參考。
　　EDA是當(dāng)今世界卜最先進(jìn)的電子電路設(shè)計(jì)技術(shù)，其重要作用逐步被我國(guó)的產(chǎn)業(yè)界、科技界和教育界認(rèn)可。本書可作為高等院校工科電子類、通信信息類、自動(dòng)化類專業(yè)“EDA技術(shù)”課程的教材，也可供相關(guān)專業(yè)的技術(shù)人員參考。

書籍目錄

第1章 EDA技術(shù)概述
　1.1 EDA技術(shù)及發(fā)展
　1.2 EDA設(shè)計(jì)流程
　1.3 硬件描述語言
　1.4 可編程邏輯器件
　1.5 常用EDA工具
　本章小結(jié)
　思考題和習(xí)題
第2章 EDA工具軟件的使用方法
　2.1 Quartus II軟件的安裝
　2.2 Quartus II軟件的主界面
　2.3 Quartus II的圖形編輯輸入法
　2.4 MAX+PLUS II設(shè)計(jì)工程的轉(zhuǎn)換
　2.5 Quartus II宏功能模塊的使用方法
　2.6 嵌入式邏輯分析儀的使用方法
　2.7 嵌入式鎖相環(huán)宏功能模塊的使用方法
　2.8 設(shè)計(jì)優(yōu)化
　2.9 Quartus II的RTL閱讀器
　本章小結(jié)
　思考題和習(xí)題
第3章 VHDL
　3.1 VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)
　3.2 VHDL語言要素
　3.3 VHDL的順序語句
　3.4 并行語句
　3.5 VHDL的庫和程序包
　3.6 VHDL設(shè)計(jì)流程
　3.7 VHDL仿真
　本章小結(jié)
　思考題和習(xí)題
第4章 Verilog HDL
　4.1 Verilog HDL設(shè)計(jì)模塊的基本結(jié)構(gòu)
　4.2 Verilog HDL的詞法
　4.3 Verilog HDL的語句
　4.4 不同抽象級(jí)別的Verilog HDL模型
　4.5 Verilog HDL設(shè)計(jì)流程
　4.6 Verilog HDL仿真
　本章小結(jié)
　思考題和習(xí)題
第5章 常用EDA工具軟件
　5.1 ModelSim
　5.2 基于Matlab/DSP Builder的DSP模塊設(shè)計(jì)
　5.3 Nios II嵌入式系統(tǒng)開發(fā)軟件
　本章小結(jié)
　思考題和習(xí)題
第6章 可編程邏輯器件
　6.1 PLD的基本原理
　6.2 PLD的設(shè)計(jì)技術(shù)
　6.3 PLD的編程與配置
　本章小結(jié)
　思考題和習(xí)題
第7章 EDA技術(shù)的應(yīng)用
　7.1 組合邏輯電路設(shè)計(jì)應(yīng)用
　7.2 時(shí)序邏輯電路設(shè)計(jì)應(yīng)用
　7.3 基于EDA的數(shù)字系統(tǒng)設(shè)計(jì)
　本章小結(jié)
　思考題和習(xí)題
附錄A EDA6000實(shí)驗(yàn)開發(fā)系統(tǒng)
　A.1 EDA6000的特點(diǎn)
　A.2 EDA6000的使用方法
附錄B Altera DE2開發(fā)板使用方法
　B.1 Altera DE2開發(fā)板的結(jié)構(gòu)
　B.2 DE2開發(fā)板的實(shí)驗(yàn)?zāi)Ｊ脚c目標(biāo)芯片的引腳連接
　B.3 DE2開發(fā)板實(shí)驗(yàn)的操作
　B.4 DE2開發(fā)板的控制嵌板
附錄C Quartus II的宏函數(shù)和強(qiáng)函數(shù)
　C.1 宏函數(shù)
　C.2 強(qiáng)函數(shù)
參考文獻(xiàn)

章節(jié)摘錄

　　3.適配和分割在適配和分割過程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件CPL，D或FPGA中的宏單元和I／O單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去?！　》指罟ぷ骺梢匀孔詣?dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制。分割時(shí)應(yīng)使所需器件數(shù)目和用于器件之間通信的引腳數(shù)目盡可能少?！　?.布局和布線　　布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線互連。布局和布線完成后，軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。　　5.生成編程數(shù)據(jù)文件　　設(shè)計(jì)處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)CPLD來說，是產(chǎn)生熔絲圖文件，即JEDEC文件（電子器件工程聯(lián)合會(huì)制定的標(biāo)準(zhǔn)格式，簡(jiǎn)稱.1 ED文件）；對(duì)于FPGA來說，是生成位流數(shù)據(jù)文件（Bit-streamGeneration，簡(jiǎn)稱BG文件）?！　?.2.4 設(shè)計(jì)校驗(yàn)　　設(shè)計(jì)校驗(yàn)過程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作是在設(shè)計(jì)處理過程中同時(shí)進(jìn)行的。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。此時(shí)的仿真沒有延時(shí)信息或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)于初步的功能檢測(cè)非常方便。仿真前，要先利用波形編輯器或硬件描述語言等建立波形文件或測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。若發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)?！　r(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為后仿真或延時(shí)仿真。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。 　　……

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