VHDL開發(fā)精解與實例剖析

內(nèi)容概要

本書語言簡潔，層次清晰，主要包括VHDL核心知識介紹和程序設(shè)計實踐兩部分。在介紹基礎(chǔ)知識之后更多側(cè)重于對VHDL可綜合設(shè)計中的難點進行詳細剖析，包括VHDL高級層次化設(shè)計、面向仿真的VHDL程序代碼設(shè)計、基于TEXT IO的測試平臺的應(yīng)用，對實踐中使用的物理器件平臺（Xilinx Spartan 3E FPGA）和程序開發(fā)軟件（Xilinx ISE 10.1）的使用進行了詳細介紹。最后以數(shù)據(jù)加密標準DES為例，從算法原理介紹到系統(tǒng)方案設(shè)計，到程序代碼設(shè)計，到系統(tǒng)仿真與綜合，詳細介紹了VHDL語言用于數(shù)字系統(tǒng)設(shè)計的流程、方法和技巧。    本書內(nèi)容豐富，講解清楚，適合作為高等院校微電子、電子、通信等專業(yè)的教材或教學(xué)參考書，同時也可以作為廣大硬件電路設(shè)計工程師的工具書或培訓(xùn)教材。

書籍目錄

第1章  概述  1.1　可編程邏輯器件  　1.1.1　可編程邏輯器件概述　  1.1.2　可編程邏輯器件發(fā)展歷史　  1.1.3　可編程邏輯器件分類  1.2　EDA技術(shù)與硬件描述語言　  1.2.1  EDA技術(shù)簡介　  1.2.2　硬件描述語言簡介  1.3　VHDL語言簡介　  1.3.1　VHDL語言概述　  1.3.2　使用VHDL的優(yōu)勢　  1.3.3　VHDL語言程序開發(fā)流程　  1.3.4　給初學(xué)者的建議  1.4　本章總結(jié)第2章　VHDL語言程序結(jié)構(gòu)  2.1　VHDL程序結(jié)構(gòu)概述  2.2　VHDL程序基本組成　  2.2.1  實體聲明　  2.2.2　結(jié)構(gòu)體　  2.2.3　庫和程序包調(diào)用  2.3　本章總結(jié)第3章　VHDL語言基本要素  3.1　詞法單元　  3.1.1  關(guān)鍵字　  3.1.2　標志符　  3.1.3　數(shù)字　  3.1.4　字符和字符串　  3.1.5　位串　  3.1.6　注釋  3.2　數(shù)據(jù)對象　  3.2.1  信號　  3.2.2　變量　  3.2.3　常量　  3.2.4　文件　  3.2.5　數(shù)據(jù)對象小結(jié)  3.3　數(shù)據(jù)類型　  3.3.1　VHDL預(yù)定義數(shù)據(jù)類型　  3.3.2　用戶自定義數(shù)據(jù)類型　  3.3.3　數(shù)據(jù)類型轉(zhuǎn)換　  3.3.4　數(shù)據(jù)類型小結(jié)  3.4　運算操作符　  3.4.1　賦值運算符　  3.4.2　邏輯運算符　  3.4.3　算術(shù)運算符　  3.4.4　關(guān)系運算符　  3.4.5　移位運算符　  3.4.6　并置運算符　  3.4.7　運算操作符的優(yōu)先級  3.5  屬性　  3.5.1　數(shù)組的屬性　  3.5.2　信號的屬性  3.6　本章總結(jié)第4章　VHDL語言描述語句  4.1　VHDL語句概述  4.2　基本的VHDL并行語句　  4.2.1  并行信號賦值語句　  4.2.2　進程　  4.2.3　元件例化語句　  4.2.4　生成語句　  4.2.5　塊語句　  4.2.6　子程序和子程序調(diào)用  4.3　基本的VHDL順序語句　  4.3.1　順序賦值語句　  4.3.2  IF語句　  4.3.3  CASE語句　  4.3.4  LOOP語句　  4.3.5  NULL語句　  4.3.6  WAIT語句  4.4　本章總結(jié)第5章　有限狀態(tài)機的VHDL設(shè)計  5.1　有限狀態(tài)機概述　  5.1.1　有限狀態(tài)機的概念和分類　  5.1.2　有限狀態(tài)機的狀態(tài)轉(zhuǎn)移圖　  5.1.3　有限狀態(tài)機設(shè)計流程  5.2　有限狀態(tài)機設(shè)計重點解析　  5.2.1　狀態(tài)編碼方式　  5.2.2　狀態(tài)機的容錯處理　  5.2.3　有限狀態(tài)機的性能指標　  5.2.4　有限狀態(tài)機設(shè)計思想  5.3　有限狀態(tài)機的VHDL描述　  5.3.1  “三進程”描述　  5.3.2  “雙進程”描述　　……第6章　VHDL程序設(shè)計難點解析第7章　VHDL高級層次化設(shè)計第8章　VHDL程序的綜合第9章　面向仿真的VHDL程序設(shè)計第10章　xilinx Spartan 3E簡介第11章　Xilinx ISE Design Suite 10.1使用指南第12章　基本功能模塊的VHDL實現(xiàn)第13章　DES算法的VHDL實現(xiàn)參考文獻

章節(jié)摘錄

第6章 VHDL程序設(shè)計難點解析　 通過前面章節(jié)的學(xué)習(xí)，我們知道VHDL分為面向綜合和面向仿真兩大類，且可綜合的語句遠少于面向仿真的語句。本書的重點在于編寫可綜合的VHDL程序，并在FPGA上實現(xiàn)設(shè)計。由于部分VHDL語句和描述方式不可綜合，可綜合VHDL程序的設(shè)計受到較多限制，因此存在諸多難點。本章集中討論VHDL程序設(shè)計中的難點問題，且關(guān)注可綜合的VHDL程序設(shè)計。6.1　面向硬件的設(shè)計思維　 本書至始至終在強調(diào)硬件描述語言與高級編程語言的區(qū)別，以及硬件電路設(shè)計與軟件程序設(shè)計的區(qū)別。面向硬件的設(shè)計思維是使用VHDL語言進行程序設(shè)計的基礎(chǔ)。6.1.1　硬件電路設(shè)計不是編寫計算機指令　 計算機的工作原理是以存儲程序為基礎(chǔ)的。即我們把要讓計算機完成的任務(wù)編寫成計算機能識別的指令，并將這一系列指令寫到存儲器中，之后CPU便不斷地按規(guī)則取出指令，翻譯指令，執(zhí)行指令，直至完成所有任務(wù)?？梢钥闯觯@個過程我們不關(guān)心CPU的電路結(jié)構(gòu)是怎樣的，也不關(guān)心這種結(jié)構(gòu)是如何完成每條指令的執(zhí)行的，而只關(guān)心CPU取到的指令是什么。在計算機上，用高級語言，如c語言設(shè)計時，我們只要按照語法規(guī)則編寫程序，然后將程序交給編譯器，剩下的工作就由計算機來完成了?！?基于FPGA的開發(fā)設(shè)計與上述過程截然不同，因為FPGA開發(fā)的本質(zhì)是設(shè)計硬件電路結(jié)構(gòu)。而硬件電路中沒有CPU，沒有存儲器，而只有最基本的邏輯門或更高級一些的數(shù)字邏輯器件（雖然Xilinx FPGA是基于查找表原理，但硬件設(shè)計中我們通常更關(guān)心電路的邏輯門等基本結(jié)構(gòu)）。我們要做的工作是將這些邏輯門或邏輯器件按一定的結(jié)構(gòu)組合起來，從而實現(xiàn)需要的功能。

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