Verilog HDL應用程序設(shè)計實例精講

內(nèi)容概要

本書從實用的角度出發(fā)，通過大量的工程實例，詳細、深入地介紹了Verilog HDL應用程序設(shè)計的方法與技巧。全書共分2篇12章，第一篇為Verilog HDL基礎(chǔ)知識，概要介紹了Verilog HDL的特點、語言要素與表達式、行為級建模、結(jié)構(gòu)級建模、語句的綜合、設(shè)計與驗證，以及代碼優(yōu)化技巧，引導讀者技術(shù)入門；第二篇為VerilogHDL應用編程實例，通過30多個實例，循序漸進地介紹了VerilogHDL在邏輯電路、存儲器、數(shù)字通信、數(shù)字控制、信號測量領(lǐng)域的應用編程技術(shù)和技巧。這些實例典型豐富，全部來自于實踐并且調(diào)試通過，融合了作者多年的設(shè)計經(jīng)驗，應用性和指導性強，利于讀者學習后舉一反三，快速提高應用編程能力。    本書配有一張光盤，包含了全書實例的程序源代碼和部分視頻教程，方便讀者學習和使用。本書適合計算機硬件、電子與通信工程等相關(guān)專業(yè)的大學生，以及從事Verilog HDL編程的科研人員使用。

書籍目錄

Verilog HDL基礎(chǔ)知識　第1章　Verilog HDL語言概述    1.1　HDL概念與發(fā)展歷史    1.2　Verilog HDL語言特點    1.3　Verilog HDL語言開發(fā)流程    1.4　Verilog HDL程序的基本結(jié)構(gòu)   　 1.4.1　模塊    　1.4.2　模塊調(diào)用　第2章　erilog HDL語法基礎(chǔ)    2.1  程序格式    2.2　注釋    2.3  間隔符    2.4　數(shù)值    2.5  字符串    2.6　標識符    2.7　系統(tǒng)任務和函數(shù)    2.8　編譯指令    2.9　數(shù)據(jù)類型    　2.9.1　線網(wǎng)（Net）和變量（Variable）　    2.9.2　標量（Scalar）與矢量（Vector）    　2.9.3　線網(wǎng)（Net）數(shù)據(jù)類型  　  2.9.4　變量（Variable）數(shù)據(jù)類型　    2.9.5　數(shù)組（Array）類型  　  2.9.6　參數(shù)　    2.9.7　名字空間    2.10　表達式  　  2.10.1　操作符    　2.10.2　操作數(shù)　    2.10.3　延遲表達式  　  2.l0.4　表達式的位寬    　2.10.5　有符號表達式　第3章　行為級建模    3.1　行為級建模的結(jié)構(gòu)   　 3.1.1　過程塊結(jié)構(gòu)　    3.1.2　initial過程塊  　  3.1.3　always過程塊    3.2  語句塊    　3.2.1　順序語句塊（begin—end）　    3.2.2　并行語句塊（fork-join）  　  3.2.3　順序塊和并行塊的混合使用    3.3  時間控制    　3.3.1　延時控制　    3.3.2　邊沿觸發(fā)事件控制  　  3.3.3  電平敏感事件控制（wait語句）    3.4　賦值語句    　3.4.1　過程賦值語句　    3.4.2　阻塞型賦值語句和非阻塞型賦值語句  　  3.4.3　連續(xù)賦值語句和過程連續(xù)賦值語句    3.5  分支語句    　3.5.1　if-else條件分史語句　    3.5.2　case分支控制語句    3.6　循環(huán)控制語句  　  3.6.1 forever循環(huán)語句　    3.6.2 repeat循環(huán)語句  　  3.6.3 while循環(huán)語句    　3.6.4 for循環(huán)語句    3.7　任務（task）和函數(shù)（function）    　3.7.1任務（task）    　3.7.2  函數(shù)（function）　第4章　結(jié)構(gòu)級建模 　 4.1　模塊級建模    　4.1.1　模塊的定義　    4.1.2　模塊的端口  　  4.1.3　模塊的調(diào)用    　4.1.4　在模塊調(diào)用時對參數(shù)值的更改    4.2  門級建?！?   4.2.1  內(nèi)置基本門級元件  　  4.2.2　用戶自定義基本元件（UDP）　第5章　Verilog HDL語句的綜合    5.1  綜合概述　    5.1.1　綜合的概念  　  5.1.2　數(shù)值集合與數(shù)據(jù)類型    　5.1.3　儲值單元的綜合原則    5.2　連續(xù)賦值語句的綜合    5.3  過程賦值語句的綜合　    5.3.1  阻塞賦值語句  　  5.3.2　非阻塞賦值語句    5.4　邏輯運算符的綜合    5.5　算術(shù)運算符的綜合　    5.5.1　無符號運算  　　5.5.2　有符號運算    　5.5.3　進位與位寬　  5.6　關(guān)系運算符的綜合  　5.7　移位（shiR）運算符綜合　  5.8　位選擇綜合  　5.9　條件表達式的綜合　  5.10　always語句的綜合  　5.11　if語句的綜合  　5.12　case語句的綜合　    5.12.1　從case語句綜合出鎖存器  　  5.12.2 　casez和casex語句的綜合    　5.12.3　并行的case語句　    5.12.4　條件表達式使用常量的case語句  　5.13　鎖存器的綜合　  5.14　循環(huán)語句的綜合　    5.14.1　靜態(tài)循環(huán)的綜合  　  5.14.2　非靜態(tài)循環(huán)的綜合    5.15　阻塞和非阻塞賦值    5.16　函數(shù)的綜合    5.17　任務的綜合    5.18　任意值/高阻的綜合　第6章　設(shè)計驗證    6.1　后綜合設(shè)計驗證　    6.1.1　基于仿真的驗證  　  6.1.2　形式化驗證    6.2　面向驗證的編碼風格　    6.2.1　功能正確性  　  6.2.2　時序正確性    6.3  定時驗證    6.4　時序分析基礎(chǔ)    　6.4.1　周期與最大時鐘頻率　    6.4.2  時鐘建立時間　　……　第7章　Verilog HDL代碼優(yōu)化技巧Verilog HDL應用編程實例　第8章　組合電路設(shè)計實例　第9章　時序電路設(shè)計實例　第10章　存儲器電路設(shè)計實例　第11章　數(shù)字通信與控制設(shè)計實例　第12章　數(shù)字頻率測量設(shè)計實例

章節(jié)摘錄

　　Verilog HDL基礎(chǔ)知識　　第1章　Verilog HDL語言概述　　本章將簡單介紹Verilog HDL語言的特點、開發(fā)流程，以及Verilog程序的基本結(jié)構(gòu)。通過本章學習，讀者將對Verilog HDL語言有一個入門性的了解和認識?！　?.1 HDL概念與發(fā)展歷史　　1.HDL概念　　硬件描述語言（Hardware Description Language）是硬件設(shè)計人員和EDA（Electronic Design Automation）工具之間的界面，它主要用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象既可以是簡單的門，也可以是完整的數(shù)字電子系統(tǒng)。硬件描述語言的主要功能是編寫設(shè)計文件，建立電子系統(tǒng)行為級的仿真模型，然后利用高性能的計算機對用Verilog HDL或VHDL建模的復雜數(shù)字邏輯進行仿真，之后再對它進行自動綜合以生成符合要求且在電路結(jié)構(gòu)上可以實現(xiàn)的數(shù)字邏輯網(wǎng)表（Netlist），然后根據(jù)網(wǎng)表和適合某種工藝的器件自動生成具體電路，最后生成該工藝條件下具體電路的延時模型。仿真驗證無誤后用于制造ASIC（Application Specific Integrated Circuit，專用集成電路）芯片或?qū)懭隖PGA（現(xiàn)場可編程邏輯門陣列）和CPLD（復雜可編程邏輯器件）中。　　在EDA領(lǐng)域，一般把用HDL語言建立的數(shù)字系統(tǒng)模型稱為軟核（Soft Core），把用HDL建模和綜合后生成的網(wǎng)表稱為固核（Hard Core）。重復利用這些模塊可以縮短開發(fā)周期，提高產(chǎn)品開發(fā)成功率，并提高設(shè)計效率。

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