Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證

前言

Verilog HDL通常也直接稱其為Vefilog，是一種通用的硬件描述語言。使用VefilogHDL可以對(duì)電子電路和系統(tǒng)的行為進(jìn)行描述。基于這種描述，結(jié)合相關(guān)的EDA軟件工具，可以進(jìn)行電路的設(shè)計(jì)和仿真，并最終得到所期望的實(shí)際的電路與系統(tǒng)。VefilogHDL出現(xiàn)于20世紀(jì)80年代初，由于其使用的方便性和實(shí)用性而逐漸被眾多設(shè)計(jì)者所接受，影響力不斷擴(kuò)大，成為工業(yè)界的設(shè)計(jì)標(biāo)準(zhǔn)。美國(guó)電氣和電子工程師協(xié)會(huì)（IEEE：Insfitutc ofElectrical and Electronics Engineers）于1995年12月制定了Verilog的國(guó)際標(biāo)準(zhǔn)IEEE 1364-1995。此后，IEEE在2001年又發(fā)布了更為完善和豐富的IEEE 1364-2001標(biāo)準(zhǔn)。這兩個(gè)標(biāo)準(zhǔn)的發(fā)布極大地推動(dòng)了Verilog在全球的發(fā)展，使之成為進(jìn)行集成電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)的應(yīng)用最廣泛的語言之一。目前，使用VefilogHDL（或另一種硬件描述語言VHDL）進(jìn)行電路設(shè)計(jì)是從事相關(guān)領(lǐng)域科研和開發(fā)工作的工程師、設(shè)計(jì)師必須具備的基本能力。筆者長(zhǎng)期工作在教學(xué)、科研一線，使用Vefilog設(shè)計(jì)了很多具有一定規(guī)模和復(fù)雜度的電路。在學(xué)習(xí)和使用Verilog過程中，也遇到過種種難題和困惑，這些難題和困惑隨著專業(yè)知識(shí)的積累和廣泛的交流學(xué)習(xí)，有的得到了解決，有的理清了思路。此后，在一些教學(xué)和講座活動(dòng)中，筆者將這些經(jīng)驗(yàn)勺很多人共同分享，不少學(xué)員都覺得頗有受益并建議在現(xiàn)有講義的基礎(chǔ)上編寫一本相關(guān)的教材，于是便有廠這本書。VerilogHDL語法內(nèi)容比較龐雜，可以在算法級(jí)、RTL級(jí)、門級(jí)和晶體管級(jí)建立電路模型和進(jìn)行電路仿真。本書從電路設(shè)計(jì)與驗(yàn)證的實(shí)際需要出發(fā)，重點(diǎn)介紹的是可用于電路綜合、實(shí)現(xiàn)的RTL級(jí)語法和與電路仿真、驗(yàn)證密切相關(guān)的語法要點(diǎn)。在進(jìn)行語法學(xué)習(xí)時(shí)，本書力求以簡(jiǎn)潔清晰的方式對(duì)語法要點(diǎn)進(jìn)行文字說明，重點(diǎn)是提供典型例題加以輔助分析。書中的多數(shù)例題都具有典型性和代表性，部分例題直接源于工程設(shè)計(jì)實(shí)踐，具有一定的參考價(jià)值。全書共有16章，分成了兩個(gè)組成部分，其中第一部分討論語法基礎(chǔ)與基本電路單元設(shè)計(jì)，第二部分討論系統(tǒng)設(shè)計(jì)與驗(yàn)證。最后給出了5個(gè)附錄。

內(nèi)容概要

　　全面介紹如何使用Verilog HDL進(jìn)行數(shù)字電路設(shè)計(jì)、仿真和驗(yàn)證。全書共分為VerilogHDL語法基礎(chǔ)與基本電路單元設(shè)計(jì)、系統(tǒng)設(shè)計(jì)與驗(yàn)證和附錄三個(gè)組成部分。《VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證》以Verilog-1995和Verilog-2001標(biāo)準(zhǔn)為基礎(chǔ)，重視電路仿真與驗(yàn)證，緊密結(jié)合設(shè)計(jì)實(shí)踐，可以幫助讀者掌握規(guī)范的電路設(shè)計(jì)方法。書中大量的例題可直接用于讀者的設(shè)計(jì)實(shí)踐，具有良好的參考價(jià)值?！　　禫erilogHDL數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證》適合通信工程、電子工程及相關(guān)專業(yè)的高年級(jí)本科生、碩士生作為教材使用，同時(shí)也可供進(jìn)行集成電路設(shè)計(jì)和可編程邏輯器件設(shè)計(jì)的工程師參考使用。

書籍目錄

第一部分 語法基礎(chǔ)與基本電路單元設(shè)計(jì).第1章 引言1.1 VerilogHDL語言的產(chǎn)生與發(fā)展1.2 設(shè)計(jì)流程1.3 Verilog佃L在電路仿真中的應(yīng)用1.4 VerilogHDL在電路綜合中的應(yīng)用思考與練習(xí)第2章 Verilog代碼結(jié)構(gòu)2.1 模塊的結(jié)構(gòu)2.2 電路功能描述方式思考與練習(xí)第3章 Verilog中的常量.變量與數(shù)據(jù)類型3.1 常量3.2 變量3.3 塊語句與變量的賦值思考與練習(xí)第4章 操作符／運(yùn)算符4.1 算術(shù)操作符4.2 關(guān)系操作符4.3 相等關(guān)系操作符4.4 邏輯操作符4.5 按位操作符4.6 縮位(歸約)操作符4.7 移位操作符4.8 條件操作符4.9 并位(位拼接)操作符4.1 0操作符的優(yōu)先級(jí)思考與練習(xí)第5章 條件語句與循環(huán)語句5.1 if-else語句5.1.1 if-else語句的語法結(jié)構(gòu)5.1.2 if-else語句與鎖存器5.2 case,casez和casex語句5.2.1 case語句5.2.2 casez和casex語句5.2.3 case語句與鎖存器5.3 循環(huán)語句5.3.1 forever循環(huán)語句5.3.2 repeat循環(huán)語句5.3.3 while循環(huán)語句5.3.4 for循環(huán)語句思考與練習(xí)第6章 任務(wù)與函數(shù)6.1 任務(wù)6.1.1 任務(wù)定義6.1.2 任務(wù)調(diào)用6.1.3 任務(wù)定義與調(diào)用舉例6.2 函數(shù)6.2.1 函數(shù)的定義6.2.2 函數(shù)的調(diào)用6.2.3 函數(shù)定義與調(diào)用舉例6.3 任務(wù)與函數(shù)的異同小結(jié)思考與練習(xí)第7章 用戶定義的原語7.1 UDP的定義7.2 組合電路UDP7.3 時(shí)序電路UDP第8章 狀態(tài)機(jī)8.1 引言8.2 設(shè)計(jì)風(fēng)格18.3 設(shè)計(jì)風(fēng)格28.4 設(shè)計(jì)風(fēng)格38.5 狀態(tài)機(jī)編碼方式：二進(jìn)制編碼和獨(dú)熱編碼思考與練習(xí)第9章 系統(tǒng)任務(wù)與編譯預(yù)處理..9.1 與仿真相關(guān)的系統(tǒng)任務(wù)9.1.1 $display和$write9.1.2 $monitor和$strobe9.1.3 $time和$realtime9.1.4 $finish和$stop9.1.5 $readmemh和$readmemb9.1.6 $random9.2 與波形和定時(shí)檢查相關(guān)的系統(tǒng)任務(wù)9.3 編譯預(yù)處理語句9.3.1 宏定義define9.3.2 文件包含處理9.3.3 仿真時(shí)間標(biāo)度timescale9.4 條件編譯命令思考與練習(xí)第10章 常用基本電路單元設(shè)計(jì)10.1 Verilog代碼的綜合10.2 算術(shù)邏輯單元10.3 并／串變換電路10.4 簡(jiǎn)單自動(dòng)售貨機(jī)控制電路10.5 7段數(shù)碼顯示器控制電路10.6 逐級(jí)進(jìn)位和超前進(jìn)位加法器10.6.1 逐級(jí)進(jìn)位加法器實(shí)現(xiàn)方法10.6.2 超前進(jìn)位加法器10.7 同步FIFO的設(shè)計(jì)思考與練習(xí)第二部分系統(tǒng)設(shè)計(jì)與驗(yàn)證第11章 靜態(tài)定時(shí)分析.時(shí)鐘域與同步化設(shè)計(jì)11.1 前仿真與后仿真11.2 靜態(tài)定時(shí)分析11.2.1 靜態(tài)定時(shí)分析與門延遲11.2.2 時(shí)鐘抖動(dòng)對(duì)靜態(tài)定時(shí)分析的影響11.2.3 時(shí)鐘偏移對(duì)靜態(tài)定時(shí)分析的影響11.3 時(shí)鐘域與同步化設(shè)計(jì)11.3.1 同步器結(jié)構(gòu)11.3.2 時(shí)鐘域的劃分11.3.3 單一跨時(shí)鐘域信號(hào)的有效傳遞11.3.4 多個(gè)跨時(shí)鐘域信號(hào)的有效傳遞11.4 采用異步FIFO進(jìn)行時(shí)鐘域隔離11.4.1 異步FIFO的電路結(jié)構(gòu)11.4.2 格雷碼計(jì)數(shù)器11.4.3 AFIFO的設(shè)計(jì)與應(yīng)用11.5 通過高速采樣實(shí)現(xiàn)異步信號(hào)的同步化設(shè)計(jì)思考與練習(xí)第12章 Verilog設(shè)計(jì)驗(yàn)證技術(shù)12.1 電路驗(yàn)證的基本概念12.2 驗(yàn)證的全面性與代碼覆蓋率分析12.3 隨機(jī)化測(cè)試12.4 定時(shí)驗(yàn)證12.5 自動(dòng)測(cè)試testbench12.5.1 以太網(wǎng)橋接器的工作原理12.5.2 電路的模塊級(jí)驗(yàn)證12.5.3 電路的系統(tǒng)級(jí)驗(yàn)證思考與練習(xí)第13章 典型復(fù)雜電路設(shè)計(jì)與分析13.1 乘法器13.1.1 串-并型乘法器13.1.2 并行乘法器13.1.3 使用“*”實(shí)現(xiàn)乘法器13.2 除法器13.2.1 除法電路的算法13.2.2 VerilogHDL除法器的實(shí)現(xiàn)13.3 數(shù)字濾波器13.4 檢錯(cuò)碼編碼電路思考與練習(xí)第14章 通信系統(tǒng)中的異步復(fù)用電路14.1 同步復(fù)用電路14.2 異步復(fù)用電路14.2.1 異步復(fù)用的基本概念14.2.2 正碼速調(diào)整14.2.3 全同步設(shè)計(jì)方法第15章 通用異步收發(fā)器的設(shè)計(jì)與驗(yàn)證15.1 通用異步收發(fā)器規(guī)范15.2 電路結(jié)構(gòu)設(shè)計(jì)15.3 UART控制電路模塊代碼設(shè)計(jì)與分析15.4 UART發(fā)送電路模塊代碼設(shè)計(jì)與仿真分析15.5 UART接收電路模塊代碼設(shè)計(jì)與仿真分析15.6 系統(tǒng)仿真15.7 UART自動(dòng)測(cè)試testbench第16章 Viterbi譯碼器電路16.1 卷積碼編碼器的工作原理16.2 Viterbi譯碼器的工作原理16.2.1 分支度量單元的設(shè)計(jì)16.2.2 ACS單元的設(shè)計(jì)16.2.3 幸存路徑信息存儲(chǔ)和回溯單元的設(shè)計(jì)16.3 Viterbi譯碼器電路實(shí)現(xiàn)附錄A 可編程邏輯器件附錄B ModelSimSE使用指南附錄C XilinxISE+ModelSim使用指南附錄D AlteraQuartusII+SynplifyPro+ModelSim使用指南附錄E Verilog(IEEEStd-1364-1995)關(guān)鍵字參考文獻(xiàn)

章節(jié)摘錄

插圖：第1章 引言1.1 Verilog HDL語言的產(chǎn)生與發(fā)展Verilog HDL（Verilog HDL：Verilog Hardware Description Language）是一種硬件描述語言，可以對(duì)電子電路和系統(tǒng)的行為進(jìn)行描述?；谶@種描述，結(jié)合相關(guān)的軟件工具，可以得到所期望的實(shí)際的電路與系統(tǒng)。Verilog HDL從20世紀(jì)80年代初由GDA（Gateway Design Automation）公司最早推出，到現(xiàn)在被全球范圍內(nèi)的眾多設(shè)計(jì)者所接受，已經(jīng)經(jīng)歷了20多年的時(shí)間。Verilog HDL（經(jīng)常又稱為Verilog）最初是GDA公司為其數(shù)字邏輯仿真器產(chǎn)品配套開發(fā)的硬件描述語言，用于建立硬件電路的模型。那時(shí)它只是一種專用語言，但隨著這種仿真器產(chǎn)品及其后續(xù)版本Verilog-XL的出現(xiàn)和廣泛應(yīng)用，Vefilog也因?yàn)槠涫褂玫姆奖阈院蛯?shí)用性而逐漸被眾多設(shè)計(jì)者所接受，影響力不斷擴(kuò)大。1 987年，著名的電子設(shè)計(jì)自動(dòng)化（EDA：Electronic Design Automation）廠商Synopsys公司開始使用Verilog語言作為其綜合工具的標(biāo)準(zhǔn)輸入語言。1989年，另一個(gè)著名的EDA廠商Cadence公司收購(gòu)了GDA公司，然后把Verilog HDL進(jìn)行了公開發(fā)布。隨后，一個(gè)名為OVI（Open Verilog HDL International）的組織成立了，專門負(fù)責(zé)Verilog的發(fā)展和標(biāo)準(zhǔn)化推動(dòng)工作。到了l993年，幾乎所有專用集成電路設(shè)計(jì)廠商都開始支持Verilog，并且認(rèn)為Verilog-XL是最好的電路仿真軟件。同時(shí)，OVI推出2.0版本的Verilog規(guī)范。美國(guó)電氣和電子工程師協(xié)會(huì)（IEEE：Institute of Electrical and Electronics Engineers）接受了將OVI的Verilog HDL 2.0作為IEEE標(biāo)準(zhǔn)的提案，并于1995年12月制定了Verilog的國(guó)際標(biāo)準(zhǔn)IEEE 1364.1995。此后，IEEE在2001年又發(fā)布了更為完善和豐富的IEEE 1364-2001標(biāo)準(zhǔn)。這兩個(gè)標(biāo)準(zhǔn)的發(fā)布極大地推動(dòng)了Verilog在全球的發(fā)展。Verilog語言被廣泛使用的基本原因在于它是一種標(biāo)準(zhǔn)語言，與設(shè)計(jì)工具和實(shí)現(xiàn)工藝無關(guān)，從而可以方便地進(jìn)行移植和重用。Verilog語言的兩個(gè)最直接的應(yīng)用領(lǐng)域是可編程邏輯器件和專用集成電路（ASIC：Application Specific Integrated Circuits）的設(shè)計(jì)，其中可編程邏輯器件包括復(fù)雜可編程邏輯器件（CPLD：Complex Programmable Logic Devices）和現(xiàn)場(chǎng)可編程門陣列（FPGA：Field Programmable Gate Arrays）。一段Verilog代碼編寫完成后，用戶可以使用Altera或Xilinx等廠商生產(chǎn)的可編程邏輯器件來實(shí)現(xiàn)整個(gè)電路，或者將其提交給專業(yè)的代工廠用于ASIC的生產(chǎn)，這也是目前許多復(fù)雜的商用芯片（例如微控制器）所采用的實(shí)現(xiàn)方法。關(guān)于Verilog語言，最后需要說明的是，它不同于常規(guī)的順序執(zhí)行的計(jì)算機(jī)程序（program），Verilog從根本上講是并發(fā)執(zhí)行的，因此我們通常稱之為Verilog代碼（code），而不是Verilog程序。

編輯推薦

《VerilogHDL數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證》特色：·語法介紹清晰簡(jiǎn)潔，配套例題針對(duì)性強(qiáng)，包括必要的頂晨電路圖、設(shè)計(jì)代碼、電路綜合結(jié)果、駐證代碼和仿真結(jié)果，有助于讀者全面理解?！顟B(tài)機(jī)的設(shè)計(jì)獨(dú)立成章，總結(jié)了3種常用狀態(tài)機(jī)設(shè)計(jì)風(fēng)格，并通過典型例題進(jìn)行對(duì)照分析?！ぜ訌?qiáng)了對(duì)常用系統(tǒng)函數(shù)和任務(wù)的內(nèi)容講述，給出典型例題并輔以解釋說明，使讀者易子理解?！ぶ匾晹?shù)字系統(tǒng)的設(shè)計(jì)驗(yàn)證，采用專門的章節(jié)進(jìn)行全面分析?！ど钊胗懻摂?shù)字電路設(shè)計(jì)中的時(shí)鐘問題。詳細(xì)分析靜態(tài)定時(shí)分析方法的原理，并討論多時(shí)鐘并存時(shí)的時(shí)鐘域劃分和同步化設(shè)計(jì)等問題?！げ糠掷}源于實(shí)際的工程設(shè)計(jì)項(xiàng)目，可供工程技術(shù)人員直接參考使用。

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