數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL

前言

　　本書第l版和第2版承蒙廣大讀者的認(rèn)可和喜愛，并被許多院校選做課程教材，作者在前兩版的基礎(chǔ)上，對(duì)全書的內(nèi)容做了全面修訂和改寫。第3版較之第2版，在以下幾個(gè)方面做了比較大的改進(jìn)：　　（1）開發(fā)工具選擇以Quartus II、Synplify Pro／Synplify軟件為主，去掉了MAX+plus II軟件的有關(guān)內(nèi)容；　　（2）設(shè)計(jì)語(yǔ)言在Verilog－1995的基礎(chǔ)上，對(duì)Verilog－2001、Verilog－2002兩個(gè)標(biāo)準(zhǔn)也做了系統(tǒng)的介紹；　　（3）增加了基于宏功能模塊設(shè)計(jì)的內(nèi)容；　?。?）增加了更多典型的數(shù)字設(shè)計(jì)開發(fā)實(shí)例；　　（5）FPGA／CPLD器件更注重基本原理與知識(shí)的系統(tǒng)闡述。　本書的所有實(shí)例均在實(shí)驗(yàn)平臺(tái)上進(jìn)行了驗(yàn)證，并盡量給出程序綜合與仿真的結(jié)果，以便于對(duì)照，并有助于建立語(yǔ)言描述和硬件電路的映射關(guān)系。讀者也可將這些設(shè)計(jì)移植到其他軟件平臺(tái)?！　∧壳埃珽DA技術(shù)已成為電子信息類學(xué)生一門重要的專業(yè)基礎(chǔ)課程，并在教學(xué)、科研，以及大學(xué)生電子設(shè)計(jì)競(jìng)賽等活動(dòng)中，起著越來越重要的作用，成為電子信息類本科生及研究生必須掌握的基礎(chǔ)知識(shí)與基本技能。隨著EDA技術(shù)的應(yīng)用日益廣泛，對(duì)EDA課程教學(xué)的要求也不斷提高，必須對(duì)教學(xué)內(nèi)容進(jìn)行優(yōu)化和更新，以與EDA技術(shù)的發(fā)展相適應(yīng)。正是基于以上考慮，修訂了本書的內(nèi)容?！　∪珪?2章，主要包括以下內(nèi)容?！　〉?章對(duì)EDA技術(shù)作了綜述；第2章介紹FPGA／CPLD器件的結(jié)構(gòu)與編程配置；第3章介紹Quartus II集成開發(fā)工具；第4章是基于宏功能模塊的設(shè)計(jì)。在第5、6、7章中，系統(tǒng)介紹了Verilog的語(yǔ)法、語(yǔ)句、任務(wù)與函數(shù)等內(nèi)容。第8、9章列舉了常用數(shù)字電路的設(shè)計(jì)與實(shí)現(xiàn)；第10章討論了設(shè)計(jì)優(yōu)化的問題；第ll章是有關(guān)電路仿真的內(nèi)容；第12章是算法和較復(fù)雜數(shù)字邏輯系統(tǒng)的設(shè)計(jì)舉例。在附錄A、B中就Verilog－200l、2002標(biāo)準(zhǔn)對(duì)Verilog語(yǔ)言所做的擴(kuò)展和增強(qiáng)做了較為全面的介紹?！　⊥踅鹈骶帉懥吮緯蟛糠终鹿?jié)，并對(duì)全書進(jìn)行了統(tǒng)稿，冷自強(qiáng)編寫了第4章，研究生黃建軍、王耿、閔剛、潘新星等對(duì)部分程序進(jìn)行了調(diào)試，張雄偉教授對(duì)本書進(jìn)行了審閱，并提出了修改意見，在此一并表示感謝?！　”緯谛抻喌倪^程中，遵循的是重視基礎(chǔ)、面向應(yīng)用這樣的原則。EDA技術(shù)是不斷向前發(fā)展的，要掌握數(shù)字設(shè)計(jì)技術(shù)，需設(shè)計(jì)者在實(shí)踐中不斷摸索與積累，逐步提高自己的設(shè)計(jì)水平，本書雖經(jīng)很大努力，由于時(shí)間急促及作者水平所限，書中錯(cuò)誤與疏漏之處在所難免，希望同行和廣大讀者給予批評(píng)指正。

內(nèi)容概要

　　本書系統(tǒng)介紹了數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)的知識(shí)，主要內(nèi)容包括：EDA技術(shù)、FPGA／CPLD器件、Vefilog硬件描述語(yǔ)言等。本書以Quartus II、Synplify Pro／Synplify軟件為平臺(tái)，以Verilog-1995和Verilog-2001為語(yǔ)言標(biāo)準(zhǔn)，以可綜合的設(shè)計(jì)為重點(diǎn)，以大量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例為依據(jù)，系統(tǒng)闡述了數(shù)字系統(tǒng)設(shè)計(jì)的方法與技術(shù)，對(duì)設(shè)計(jì)優(yōu)化做了探討?！　”緯奶攸c(diǎn)是：著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書深入淺出，概念清晰，語(yǔ)言流暢。可作為電子、通信、信息、測(cè)控、電路與系統(tǒng)等專業(yè)高年級(jí)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。

書籍目錄

第1章 EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)1.1 EDA技術(shù)及其發(fā)展1.2 數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)1.2.1 Top-down設(shè)計(jì)1.2.2 Bottom-up設(shè)計(jì)1.2.3 IP復(fù)用技術(shù)與SoC1.3 數(shù)字系統(tǒng)設(shè)計(jì)的流程1.3.1 輸入1..2 綜合1.3.3 適配1.3.4 仿真1.3.5 編程1.4 常用的EDA軟件工具1.5 EDA技術(shù)的發(fā)展趨勢(shì)習(xí)題第2章 FPGA／CPLD器件2.1 PLD的分類2.1.1 按集成度分類2.1.2 按編程特點(diǎn)分類2.1.3 按結(jié)構(gòu)特點(diǎn)分類2.2 PLD的基本原理與結(jié)構(gòu)2.2.1 PLD器件的基本結(jié)構(gòu)2.2.2 PLD電路的表示方法2.3 低密度PLD的原理與結(jié)構(gòu)2.4 CPLD的原理與結(jié)構(gòu)2.4.1 宏單元結(jié)構(gòu)2.4.2 典型CPLD的結(jié)構(gòu)2.5 FPGA的原理與結(jié)構(gòu)2.5.1 查找表結(jié)構(gòu)2.5.2 典型FPGA的結(jié)構(gòu)2.5.3 FPGA結(jié)構(gòu)的發(fā)展2.6 FPGA／CPLD的編程元件2.6.1 熔絲型開關(guān)2.6.2 反熔絲2.6.3 浮柵編程元件2.6.4 SRAM編程元件2.7 邊界掃描測(cè)試技術(shù)2.8 FPGA/CPLD的編程與配置2.8.1在系統(tǒng)編程2.8.2 CPLD器件的編程2.8.3 FPGA器件的配置2.9 FPGA／CPLD器件概述2.10 PLD的發(fā)展趨勢(shì)習(xí)題第3章 Quartus|1集成開發(fā)工具3.1 Quartus Il原理圖設(shè)計(jì)3.1.1 半加器原理圖輸入3.1.2 半加器設(shè)計(jì)與仿真3.1.3 全加器設(shè)計(jì)與仿真3.2 Quartus Il的優(yōu)化設(shè)置3.2.1 Settings設(shè)置3.2.2 分析與綜合設(shè)置3.2.3 優(yōu)化布局布線3.3.4 設(shè)計(jì)可靠性檢查3.3 Quartus II的時(shí)序分析3.3.1 時(shí)序設(shè)置與分析3.3.2 時(shí)序逼近習(xí)題第4章 基于宏功能模塊的設(shè)計(jì)4.1 乘法器模塊4.2 除法器模塊4.3 計(jì)數(shù)器模塊4.4 常數(shù)模塊4.5 鎖相環(huán)模塊4.6 存儲(chǔ)器模塊4.7 其他模塊習(xí)題第5章 Verilog HDL設(shè)計(jì)初步5.1 Verilog HDL簡(jiǎn)介5.2 Verilog HDL設(shè)計(jì)舉例5.3 Verilog HDL模塊的結(jié)構(gòu)5.4 Synplify pro／Synplify綜合器第6章 Verilog HDL語(yǔ)法與要素第7章 Verilog HDL行為語(yǔ)句第8章 數(shù)字設(shè)計(jì)的層次與風(fēng)格第9章 Verilog HDL設(shè)計(jì)進(jìn)階第10章 數(shù)字電路的仿真第11章 數(shù)字設(shè)計(jì)實(shí)例附錄

編輯推薦

　　著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書深入淺出，概念清晰，語(yǔ)言流暢?？勺鳛殡娮印⑼ㄐ?、信息、測(cè)控、電路與系統(tǒng)等專業(yè)高年級(jí)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。

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