數(shù)字系統(tǒng)設(shè)計(jì)與VHDL

前言

2001年7月間，電子工業(yè)出版社的領(lǐng)導(dǎo)同志邀請各高校十幾位通信領(lǐng)域方面的老師，商量引進(jìn)國外教材問題。與會同志對出版社提出的計(jì)劃十分贊同，大家認(rèn)為，這對我國通信事業(yè)、特別是對高等院校通信學(xué)科的教學(xué)工作會很有好處。教材建設(shè)是高校教學(xué)建設(shè)的主要內(nèi)容之一。編寫、出版一本好的教材，意味著開設(shè)了一門好的課程，甚至可能預(yù)示著一個嶄新學(xué)科的誕生。20世紀(jì)40年代MIT林肯實(shí)驗(yàn)室出版的一套28本雷達(dá)叢書，對近代電子學(xué)科、特別是對雷達(dá)技術(shù)的推動作用，就是一個很好的例子。我國領(lǐng)導(dǎo)部門對教材建設(shè)一直非常重視。

內(nèi)容概要

本書是為本科生和研究生撰寫的數(shù)字系統(tǒng)設(shè)計(jì)高級課程教材，它把工業(yè)標(biāo)準(zhǔn)硬件描述語言VHDL和數(shù)字系統(tǒng)設(shè)計(jì)融為一體。作者首先復(fù)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的基本原理，然后從VHDL語言的基礎(chǔ)知識開始，覆蓋了許多基于VHDL語言的數(shù)字系統(tǒng)設(shè)計(jì)高級專題。學(xué)生了解基本原理之后，學(xué)習(xí)數(shù)字系統(tǒng)設(shè)計(jì)的最好方法是通過實(shí)際例子。因此本書中包含了豐富的設(shè)計(jì)實(shí)例，從簡單的二進(jìn)制加法器到復(fù)雜的微處理機(jī)設(shè)計(jì)，書中都進(jìn)行了詳細(xì)的介紹。本書的最大特點(diǎn)不是把VHDL語言作為單純的程序語言來講解，而是把重點(diǎn)放在VHDL語言在數(shù)字系統(tǒng)設(shè)計(jì)中的實(shí)際應(yīng)用上。    本書可作為高等院校電子、電氣和計(jì)算機(jī)專業(yè)本科生、碩士生的教材，也可作為相關(guān)工程技術(shù)人員的參考書。

作者簡介

Charles H.Roth，Jr.：分別在明尼蘇達(dá)大學(xué)、麻省理工學(xué)院和斯坦福大學(xué)獲得電子工程專業(yè)本科、碩士和博士學(xué)位。1961年就職于得克薩斯大學(xué)奧斯汀分校，目前是電氣與計(jì)算機(jī)工程系的教授。Eoth博士曾開發(fā)了邏輯設(shè)計(jì)課程的自學(xué)平臺，因其出色的工程教育模式獲General Dynamics Award獎。他的授課和研究領(lǐng)域涵蓋了數(shù)字系統(tǒng)理論和設(shè)計(jì)、微計(jì)算機(jī)系統(tǒng)和VHDL應(yīng)用，出版了45著作。

書籍目錄

第1章  邏輯設(shè)計(jì)基本原理簡介  1.1  組合邏輯電路  1.2  布爾代數(shù)與代數(shù)式的化簡  1.3  卡諾圖    1.3.1  用卡諾圖中嵌入的變量進(jìn)行化簡  1.4  用與非門和或非門進(jìn)行設(shè)計(jì)  1.5  組合電路中的冒險  1.6  觸發(fā)器和鎖存器  1.7  MEALY時序電路設(shè)計(jì)    1.7.1  MEALY時序電路設(shè)計(jì)例子1：序列檢測器    1.7.2  MEALY時序電路設(shè)計(jì)例子2：BCD碼?余3碼轉(zhuǎn)換器  1.8  MOORE時序電路設(shè)計(jì)    1.8.1  MOORE電路例子1：序列檢測器    1.8.2  MOORE電路設(shè)計(jì)例子2：非歸零碼-曼徹斯特碼轉(zhuǎn)換器  1.9  等價狀態(tài)和狀態(tài)表化簡  1.10  時序電路的時序    1.10.1  傳輸延遲、建立時間和保持時間    1.10.2  最大時鐘工作頻率    1.10.3  時序條件    1.10.4  時序電路中的毛刺    1.10.5  同步設(shè)計(jì)  1.11  三態(tài)邏輯和總線  習(xí)題第2章  VHDL簡介  2.1  計(jì)算機(jī)輔助設(shè)計(jì)  2.2  硬件描述語言    2.2.1  如何學(xué)習(xí)一種語言  2.3  組合邏輯電路的VHDL描述  2.4  VHDL模塊    2.4.1  四位全加器    2.4.2  BUFFER模式的使用  2.5  順序語句和進(jìn)程語句  2.6  用進(jìn)程語句模擬觸發(fā)器  2.7  含有WAIT語句的進(jìn)程  2.8  兩種VHDL延遲：傳輸延遲和慣性延遲  2.9  VHDL代碼的編譯、仿真與綜合    2.9.1  多進(jìn)程仿真  2.10  VHDL數(shù)據(jù)類型和運(yùn)算符    2.10.1 數(shù)據(jù)類型    2.10.2  VHDL語言的運(yùn)算符  2.11  簡單綜合示例  2.12  多路選擇器的VHDL設(shè)計(jì)    2.12.1  并發(fā)語句的使用    2.12.2  進(jìn)程的使用  2.13  VHDL語言的庫  2.14  用VHDL進(jìn)程語句模擬寄存器和計(jì)數(shù)器  2.15  VHDL的行為和結(jié)構(gòu)描述方式    2.15.1  時序機(jī)建模  2.16  變量、信號和常數(shù)    2.16.1  常數(shù)  2.17  數(shù)組    2.17.1  矩陣  2.18  VHDL中的循環(huán)語句  2.19  ASSERT和REPORT語句  習(xí)題第3章  可編程邏輯器件簡介  3.1  可編程邏輯器件簡介  3.2  簡單可編程邏輯器件    3.2.1  只讀存儲器    3.2.2  可編程邏輯陣列    3.2.3  可編程陣列邏輯    3.2.4  可編程邏輯器件/通用陣列邏輯  3.3  復(fù)雜可編程邏輯器件    3.3.1  CPLD示例：XILINX公司的COOLRUNNER系列芯片  ……第4章  設(shè)計(jì)舉例第5章  SM圖與微程序第6章  FPGA設(shè)計(jì)實(shí)例第7章  浮點(diǎn)數(shù)算數(shù)第8章  VHDL語言的高級議題第9章  RISC微處理器設(shè)計(jì)第10章  硬件測試和可測試性設(shè)計(jì)第11章  設(shè)計(jì)實(shí)例補(bǔ)充附錄A  VHDL語言小結(jié)附錄B  IEEE標(biāo)準(zhǔn)庫附錄C  TEXTIO包集合附錄D  專題設(shè)計(jì)項(xiàng)目索引參考文獻(xiàn)

章節(jié)摘錄

這一章節(jié)將回顧許多邏輯設(shè)計(jì)的一些基本原理，這些內(nèi)容一般在邏輯設(shè)計(jì)初級課程中講授，也會提到一些將在以后的章節(jié)里引用的例子。對本章節(jié)里討論的內(nèi)容如果想多了解一些，讀者可查閱經(jīng)典的邏輯設(shè)計(jì)基礎(chǔ)教程，例如《邏輯設(shè)計(jì)基礎(chǔ)》第五版（Roth，F(xiàn)undamentals of Logic Design，5th Edition. Thomson Brooks/Cole．2004）。首先，我們復(fù)習(xí)組合邏輯電路，隨后復(fù)習(xí)時序邏輯。組合邏輯中沒有存儲單元，所以其當(dāng)前輸出只與當(dāng)前輸入有關(guān)。時序邏輯中有存儲單元，所以其當(dāng)前的輸出不僅與當(dāng)前的輸入有關(guān)而且與以前的輸入也有關(guān)。本章中介紹的時序電路時序和同步設(shè)計(jì)的內(nèi)容很重要，只有熟練掌握了時序的相關(guān)內(nèi)容，才能更好地進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)。1.1組合邏輯電路圖1.1中列舉了一些邏輯電路中常用的基本邏輯門符號。如果沒有另外說明，我們指定邏輯變量取值為O和1兩種。通常，我們使用正邏輯，即低電平對應(yīng)邏輯O，高電平對應(yīng)邏輯1。相對地，當(dāng)使用負(fù)邏輯時，低電平對應(yīng)邏輯1，高電平對應(yīng)邏輯O。

編輯推薦

《國外電子與通信教材系列·數(shù)字系統(tǒng)設(shè)計(jì)與VHDL(第2版)》的最大特點(diǎn)不是把VHDL語言作為單純的程序語言來講解，而是把重點(diǎn)放在VHDL語言在數(shù)字系統(tǒng)設(shè)計(jì)中的實(shí)際應(yīng)用上。

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