Verilog數(shù)字系統(tǒng)設(shè)計

內(nèi)容概要

　　本書主要講述基于IEEE Std 1364—2001版本的Verilog硬件描述語言，著重講述了如何Verilog進(jìn)行數(shù)字系統(tǒng)的設(shè)計、驗證及綜合。根據(jù)數(shù)字集成電路設(shè)計的工程需求，本書重點關(guān)testbench的設(shè)計編寫、驗證和測試技術(shù)，深入講述基于VerilogHDL的開關(guān)級、門級、寄存器傳輸(RTL)、行為級和系統(tǒng)級建模技術(shù)，從而使讀者能盡快掌握硬件電路和系統(tǒng)的高效Verilog編程技術(shù)。書中把RTL描述、電路綜合和testbench驗證測試技術(shù)緊密結(jié)合，給出了多個從設(shè)計描述到驗證的RTL數(shù)字電路模塊和系統(tǒng)的設(shè)計實例?！　”緯脑O(shè)計與講解由淺入深，對于ASIC設(shè)計工程師來說，本書是一本非常好的自學(xué)教材，既適合高年級本科生作為教材，也適合研究生第一年的課程需求。作為本科生和研究的數(shù)字系統(tǒng)設(shè)計知識和計算機(jī)組織結(jié)構(gòu)知識的補(bǔ)充，本書也很有價值。

書籍目錄

第1章　基于Verilog的數(shù)字系統(tǒng)設(shè)計自動代1.1　數(shù)字設(shè)計流程1.1.1　設(shè)計輸入1.1.2　Verilog中的測試平臺1.1.3　設(shè)計確認(rèn)1.1.4　編譯和綜合1.1.5　綜合后仿真1.1.6　時序分析1.1.7　生成硬件電路1.2 Verilog硬件描述語言1.2.1　Verilog的演進(jìn)1.2.2　Verilog的屬性1.2.3　Verilog語言1.3　小結(jié)習(xí)題參考文獻(xiàn)第2章　Verilog的寄存器傳輸級設(shè)計2.1　寄存器傳輸級設(shè)計2.1.1　控制部分和數(shù)據(jù)部分的劃分2.1.2　數(shù)據(jù)部分2.1.3　控制部分2.2　Verilog基礎(chǔ)2.2.1　硬件模塊2.2.2　原語例化2.2.3　連續(xù)賦值2.2.4　條件表達(dá)式2.2.5　過程塊2.2.6　模塊例化2.3　Verilog中的元件描述2.3.1　數(shù)據(jù)元件2.3.2　控制器2.4　測試平臺2.4.1　一個簡單的測試?yán)?.4.2　任務(wù)和函數(shù)2.5　小結(jié)習(xí)題參考文獻(xiàn)第3章　Verilog語言的概念3.1　硬件描述語言的特征3.1.1　時序3.1.2　并發(fā)性3.1.3　時序和并發(fā)性的例子3.2　模塊基礎(chǔ)知識3.2.1　代碼格式3.2.2　邏輯值系統(tǒng)3.2.3　網(wǎng)線和變量3.2.4　模塊3.2.5　模塊的端口3.2.6　命名3.2.7　數(shù)字3.2.8　數(shù)組3.2.9　Verilog運(yùn)算符2.2.10　Verilog的數(shù)據(jù)類型3.2.11　數(shù)組標(biāo)號3.3　Verilog仿真模型3.3.1　連續(xù)賦值語句3.3.2　過程賦值語句3.4　編譯指令……第4章　組合電路描述第5章　時序電路描述第6章　設(shè)計的測試與驗證第7章　詳細(xì)建模第8章　RTL設(shè)計與測試附錄A　關(guān)鍵字列表附錄B　常用的系統(tǒng)任務(wù)和函數(shù)附錄C　編譯指令附錄D　Verilog 正式語法定義附錄E　Verilog斷言監(jiān)視器

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　　《Verilog數(shù)字系統(tǒng)設(shè)計：RTL綜合、測試平臺與驗證》（第2版）的設(shè)計與講解由淺入深，對于ASIC設(shè)計工程師來說，《Verilog數(shù)字系統(tǒng)設(shè)計：RTL綜合、測試平臺與驗證》（第2版）是一本非常好的自學(xué)教材，既適合高年級本科生作為教材，也適合研究生第一年的課程需求。作為本科生和研究的數(shù)字系統(tǒng)設(shè)計知識和計算機(jī)組織結(jié)構(gòu)知識的補(bǔ)充，《Verilog數(shù)字系統(tǒng)設(shè)計：RTL綜合、測試平臺與驗證》（第2版）也很有價值。　　《Verilog數(shù)字系統(tǒng)設(shè)計：RTL綜合、測試平臺與驗證》（第2版）附光盤1張。

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