VLSI測試方法學和可測性設計

內容概要

本書系統介紹超大規(guī)模集成電路（VLSI）的測試方法學和的可測性設計，為讀者進行更深層次的電路設計、模擬、測試和分析打下良好的基礎，也為電路（包括電路級、芯片級和系統級）的設計、制造、測試和應用之間建立一個相互交流的平臺。    本書主要內容為電路測試、分析的基本概念和理論，數字電路的描述和模擬方法，組合電路和時序電路的測試生成方法，專用可測性設計，掃描和邊界掃描理論，IDDQ測試，隨機和偽隨機測試原理，各種測試生成電路結構及其生成序列之間的關系，與MY鄧列相關的其他測試生成方法，內建自測度原理，各種數據壓縮結構和壓縮關系，專用電路Memory和SoC等的可測性設計方法。    本書既可作為人一集成電路設計、制造、測試、應用，EDA和ATE專業(yè)人員的參考用書，也可作為高等院校高年級學生和研究生的專業(yè)課程教材。

書籍目錄

第0章 概述  0.1 研究意義  0.2 章節(jié)安排  0.3 常用術語第1章 電路分析基礎  1.1 驗證、模擬和測試  1.2 故障及故障檢測  1.3 缺陷、失效和故障  1.4 故障模型  1.5 故障的等效、支配和故障冗余  1.6 可控性、可觀性及可測性  1.7 數字電路的各種模型和描述方法第2章 模擬  2.1 大規(guī)模設計模擬  2.2 邏輯模擬  2.3 故障模擬第3章 組合電路和的測試  3.1 簡介  3.2 異或法  3.3 布爾差分  3.4 路徑敏化法  3.5 D算法  3.6 PODEM算法  3.7 其他測試生成算法第4章 時序電路的測試  4.1 時序電路測試的概念  4.2 時序電路的功能測試  4.3 時序電路的確定性測試生成  4.4 時序電路的其他測試生成方法第5章 專用可測性設計  5.1 概述  5.2 可測性分析  5.3 可測性的改善方法  5.4 容易測試的電路  5.5 組合電路的可測性設計  5.6 時序電路可測性設計中的問題第6章 掃描路徑法  6.1 簡介  6.2 掃描路徑設計  6.3 掃描路徑的測試方法  6.4 掃描路徑設計及測試舉例  6.5 掃描路徑的結構第7章 邊界掃描法  7.1 邊界掃描法的基本結構  7.2 測試存取通道及控制  7.3 寄存器及指令  7.4 操作方式  7.5 邊界掃描描述語言第8章 隨機測試和偽隨機測試  8.1 隨機測試  8.2 偽隨機序列  8.3 LFSR的數學基礎  8.4 偽隨機測試序列生成電路  8.5 與M序列相關的序列的生成方法  8.6 低功耗測試序列第9章 內建自測試  9.1 內建自測試的概念  9.2 響應數據壓縮  9.3 特征分析法  9.4 內建自測試的結構第10章 電流測試  10.1 簡介  10.2 IDDQ測試機理  10.3 IDDQ測試方法  10.4 故障檢測  10.5 測試圖形生成  10.6 深亞微米技術對電流測試的影響第11章 存儲器測試  11.1 存儲器電路模型  11.2 存儲器的缺陷和故障模型  11.3 存儲器測試的類型  11.4 存儲器測試算法  11.5 存儲器測試方法  11.6 存儲器冗余和修復第12章 SoC測試  12.1 SoC測試的基本問題  12.2 概念性的SoC測試結構  12.3 測試策略  12.4 IEEE P 1500標準  12.5 SoC測試再探索

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