VLSI測試方法學(xué)和可測性設(shè)計

內(nèi)容概要

本書系統(tǒng)介紹超大規(guī)模集成電路（VLSI）的測試方法學(xué)和的可測性設(shè)計，為讀者進(jìn)行更深層次的電路設(shè)計、模擬、測試和分析打下良好的基礎(chǔ)，也為電路（包括電路級、芯片級和系統(tǒng)級）的設(shè)計、制造、測試和應(yīng)用之間建立一個相互交流的平臺。    本書主要內(nèi)容為電路測試、分析的基本概念和理論，數(shù)字電路的描述和模擬方法，組合電路和時序電路的測試生成方法，專用可測性設(shè)計，掃描和邊界掃描理論，IDDQ測試，隨機(jī)和偽隨機(jī)測試原理，各種測試生成電路結(jié)構(gòu)及其生成序列之間的關(guān)系，與MY鄧列相關(guān)的其他測試生成方法，內(nèi)建自測度原理，各種數(shù)據(jù)壓縮結(jié)構(gòu)和壓縮關(guān)系，專用電路Memory和SoC等的可測性設(shè)計方法。    本書既可作為人一集成電路設(shè)計、制造、測試、應(yīng)用，EDA和ATE專業(yè)人員的參考用書，也可作為高等院校高年級學(xué)生和研究生的專業(yè)課程教材。

書籍目錄

第0章 概述  0.1 研究意義  0.2 章節(jié)安排  0.3 常用術(shù)語第1章 電路分析基礎(chǔ)  1.1 驗(yàn)證、模擬和測試  1.2 故障及故障檢測  1.3 缺陷、失效和故障  1.4 故障模型  1.5 故障的等效、支配和故障冗余  1.6 可控性、可觀性及可測性  1.7 數(shù)字電路的各種模型和描述方法第2章 模擬  2.1 大規(guī)模設(shè)計模擬  2.2 邏輯模擬  2.3 故障模擬第3章 組合電路和的測試  3.1 簡介  3.2 異或法  3.3 布爾差分  3.4 路徑敏化法  3.5 D算法  3.6 PODEM算法  3.7 其他測試生成算法第4章 時序電路的測試  4.1 時序電路測試的概念  4.2 時序電路的功能測試  4.3 時序電路的確定性測試生成  4.4 時序電路的其他測試生成方法第5章 專用可測性設(shè)計  5.1 概述  5.2 可測性分析  5.3 可測性的改善方法  5.4 容易測試的電路  5.5 組合電路的可測性設(shè)計  5.6 時序電路可測性設(shè)計中的問題第6章 掃描路徑法  6.1 簡介  6.2 掃描路徑設(shè)計  6.3 掃描路徑的測試方法  6.4 掃描路徑設(shè)計及測試舉例  6.5 掃描路徑的結(jié)構(gòu)第7章 邊界掃描法  7.1 邊界掃描法的基本結(jié)構(gòu)  7.2 測試存取通道及控制  7.3 寄存器及指令  7.4 操作方式  7.5 邊界掃描描述語言第8章 隨機(jī)測試和偽隨機(jī)測試  8.1 隨機(jī)測試  8.2 偽隨機(jī)序列  8.3 LFSR的數(shù)學(xué)基礎(chǔ)  8.4 偽隨機(jī)測試序列生成電路  8.5 與M序列相關(guān)的序列的生成方法  8.6 低功耗測試序列第9章 內(nèi)建自測試  9.1 內(nèi)建自測試的概念  9.2 響應(yīng)數(shù)據(jù)壓縮  9.3 特征分析法  9.4 內(nèi)建自測試的結(jié)構(gòu)第10章 電流測試  10.1 簡介  10.2 IDDQ測試機(jī)理  10.3 IDDQ測試方法  10.4 故障檢測  10.5 測試圖形生成  10.6 深亞微米技術(shù)對電流測試的影響第11章 存儲器測試  11.1 存儲器電路模型  11.2 存儲器的缺陷和故障模型  11.3 存儲器測試的類型  11.4 存儲器測試算法  11.5 存儲器測試方法  11.6 存儲器冗余和修復(fù)第12章 SoC測試  12.1 SoC測試的基本問題  12.2 概念性的SoC測試結(jié)構(gòu)  12.3 測試策略  12.4 IEEE P 1500標(biāo)準(zhǔn)  12.5 SoC測試再探索

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