數(shù)字專用集成電路的設(shè)計與驗證

內(nèi)容概要

　  全書共分7章，詳細地介紹了數(shù)字專用集成電路的開發(fā)流程。具體包括VerilogHDL硬件描述語言、ASIC前端設(shè)計、ASIC前端驗證、邏輯綜合、可測性技術(shù)和后端驗證。本書的另一大特色就是將超大規(guī)模數(shù)字集成電路常用的模塊單元提取出來進行實例化介紹。    本書適合ASIC開展工程人員和管理人員閱讀，也可作為電子類專業(yè)的高級本科生和研究生的參考書。

書籍目錄

第1章  概述  1.1  引言  1.2  ASIC的概念  1.3  ASIC開發(fā)流程  1.4  中國集成電路發(fā)展現(xiàn)狀第2章  Verilog HDL硬件描述語言簡介  2.1  電子系統(tǒng)設(shè)計方法的演變過程  2.2  硬件描述語言綜述  2.3  Verilog HDL的基礎(chǔ)知識  2.4  Verilog HDL的設(shè)計模擬與仿真第3章  ASIC前端設(shè)計  3.1  引言  3.2  ASIC前端設(shè)計概念  3.3  ASIC前端設(shè)計的工程規(guī)范  3.4  設(shè)計思想  3.5  結(jié)構(gòu)設(shè)計  3.6  同步電路  3.7  ASIC前端設(shè)計基于時鐘的劃分  3.8  同步時鐘設(shè)計  3.9  ASIC異步時鐘設(shè)計  4.10  小結(jié)第4章  ASIC前端驗證  4.1  ASIC前端證綜述  4.2  前端驗證的一般方法  4.3  testbench  4.4  參考模型  4.5  驗證組件的整合與仿真  4.6  小結(jié)第5章  邏輯綜合  5.1  綜合的原理和思路  5.2  可綜合的代碼的編寫規(guī)范  5.3  綜合步驟  5.4  綜合的若干問題及解決……第6章  可測性技術(shù)第7章  后端驗證附錄A  常用術(shù)語表附錄B  Verilog語法和詞匯慣用法附錄C  Verilog HDL關(guān)鍵字附錄D  Verilog 不支持的語言結(jié)構(gòu)參考文獻

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