基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)

內(nèi)容概要

　　 本書主要介紹了基于CPLD/FPGA的數(shù)字通信系統(tǒng)的設(shè)計(jì)原理與建模方法。從通信系統(tǒng)的組成、EDA概述及建模的概念開始（第1～2章），圍繞數(shù)字通信系統(tǒng)的VHDL設(shè)計(jì)與建模兩條主線，講述了常用基本電路的建模與VHDL編程設(shè)計(jì)（第3章），詳細(xì)地介紹了數(shù)字通信基帶信號(hào)的編譯碼、復(fù)接與分接、同步信號(hào)提取、數(shù)字通信基帶和頻帶收發(fā)信系統(tǒng)、偽隨機(jī)序列與誤碼檢測(cè)等的原理、建模與VHDL編程設(shè)計(jì)方法（第4～9章）。全書主要是基于CPLD/FPGA芯片和利用VHDL語(yǔ)言實(shí)現(xiàn)對(duì)數(shù)字通信單元及系統(tǒng)的建模與設(shè)計(jì)。
    全書內(nèi)容新穎，循序漸進(jìn)，概念清晰，針對(duì)性和應(yīng)用性強(qiáng)，既可作為高等院校通信與信息專業(yè)的高年級(jí)本科生教材或研究生的參考書，也可供科研人員及工程技術(shù)人員參考。

書籍目錄

第1章  緒論 1.1  通信系統(tǒng)概述 1.2  EDA概述 本章小結(jié) 思考題與習(xí)題第2章  通信系統(tǒng)的VHDL建模 2.1  引言 2.2  數(shù)字通信系統(tǒng)的VHDL建模 2.3  數(shù)字通信系統(tǒng)的VHDL建模的一般考慮 2.4  通信系統(tǒng)的VHDL建模對(duì)系統(tǒng)性能的影響與評(píng)估 本章小結(jié) 思考題與習(xí)題第3章  常用基本電路模塊的建模與設(shè)計(jì) 3.1  引言 3.2  基本組合邏輯電路的VHDL模型與設(shè)計(jì) 3.3  基本時(shí)序邏輯電路的VHDL設(shè)計(jì) 3.4  加法器的建模與設(shè)計(jì) 3.5  乘法器的VHDL設(shè)計(jì) 3.6  Max+plusII開發(fā)系統(tǒng)操作與應(yīng)用舉例 本章小結(jié) 思考題與習(xí)題第4章  基帶信號(hào)的編、譯碼建模與設(shè)計(jì) 4.1  引言 4.2  關(guān)于基帶信號(hào)的編碼 4.3  HDB3碼的編、譯碼規(guī)則 4.4  HDB3編碼器的VHDL建模與程序設(shè)計(jì) 4.5  HDB3編碼器的VHDL建模與程序設(shè)計(jì) 4.6  HDB3譯碼器的VHDL建模與程序設(shè)計(jì) 4.7  關(guān)于其他形式基帶信號(hào)的編碼建模與設(shè)計(jì) 本章小結(jié) 思考題與習(xí)題第5章  數(shù)字復(fù)接技術(shù)及其建模與設(shè)計(jì) 5.1  引言 5.2  數(shù)字復(fù)接原理 5.3  同步復(fù)接器的VHDL建模和設(shè)計(jì)舉例 5.4  同步復(fù)接器的VHDL總程序及仿真 5.5  數(shù)字分接器原理 5.6  同步分接器的VHDL建模舉例 5.7  同步分接器的VHDL設(shè)計(jì)舉例 本章小結(jié) 思考題與習(xí)題第6章  同步技術(shù)與VHDL設(shè)計(jì) 6.1  引言 6.2  位同步 6.3  載波同步 6.4  幀同步 本章小結(jié) 思考題與習(xí)題第7章  數(shù)字通信基帶系統(tǒng)的建模與設(shè)計(jì) 7.1  引言 7.2  含絕相變換器的基帶系統(tǒng)的建模與設(shè)計(jì) 7.3  HDB3編、譯碼器的基帶系統(tǒng)的建模與設(shè)計(jì) 7.4  多路信號(hào)復(fù)用的基帶系統(tǒng)的建模與設(shè)計(jì) 7.5  PPM（脈位調(diào)制）基帶系統(tǒng)的建模與設(shè)計(jì) 本章小結(jié) 思考題與習(xí)題第8章  數(shù)字信號(hào)頻帶傳輸系統(tǒng)的建模與設(shè)計(jì) 8.1  引言 8.2  二進(jìn)制振幅鍵控（ASK）的調(diào)制與解調(diào) 8.3  二進(jìn)制頻移鍵控（FSK）調(diào)制與解調(diào) 8.4  二進(jìn)制相位鍵控（PSK）調(diào)制與解調(diào) 8.5  多進(jìn)制數(shù)字振幅調(diào)制（MASK）系統(tǒng) 8.6  多進(jìn)制數(shù)字頻率調(diào)制（MFSK）系統(tǒng) 8.7  多進(jìn)制數(shù)字相位調(diào)制（MPSK）系統(tǒng) 本章小結(jié) 思考題與習(xí)題第9章  偽隨機(jī)序列與誤碼檢測(cè)原理、建模與設(shè)計(jì) 9.1  引言 9.2  偽隨機(jī)序列及其產(chǎn)生原理與VHDL設(shè)計(jì) 9.3  通信中的誤碼檢測(cè) 9.4  簡(jiǎn)單誤碼檢測(cè)器的建模與設(shè)計(jì)舉例 9.5  簡(jiǎn)單誤碼檢測(cè)器中主要單元模塊的程序設(shè)計(jì) 本章小結(jié) 思考題與習(xí)題主要參考文獻(xiàn)

媒體關(guān)注與評(píng)論

　　隨著社會(huì)生產(chǎn)力的發(fā)展，各種電子新產(chǎn)品的開發(fā)速度越來(lái)越快?，F(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)的進(jìn)一步結(jié)合和發(fā)展，使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。一個(gè)是傳統(tǒng)的更高集成度的集成電路的進(jìn)一步研究；另一個(gè)是利用高層次VHDL/Verilog等硬件描述語(yǔ)言對(duì)新型器件（FPGA/CPLD）進(jìn)行專門設(shè)計(jì)，使之成為專用集成電路（ASIC），這不僅大大節(jié)省了設(shè)計(jì)和制造時(shí)間，而且對(duì)設(shè)計(jì)者，不必考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級(jí)產(chǎn)品設(shè)計(jì)的一項(xiàng)新的技術(shù)?，F(xiàn)代通信技術(shù)的發(fā)展隨著VHDL等設(shè)計(jì)語(yǔ)言的出現(xiàn)和ASIC的應(yīng)用也進(jìn)入了一個(gè)新的階段，特別是，對(duì)數(shù)字通信系統(tǒng)的ASIC芯片的研究有著重要的實(shí)踐性意義。

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