基于VHDL的CPLD/FPGA開發(fā)與應(yīng)用

前言

　　隨著可編程邏輯電路和：EDA技術(shù)的發(fā)展，現(xiàn)代電子設(shè)計(jì)技術(shù)進(jìn)入一個(gè)全新的階段。可編程邏輯器件已經(jīng)是電子設(shè)計(jì)的一個(gè)重要技術(shù)基礎(chǔ)，在邏輯電路設(shè)計(jì)及嵌入式系統(tǒng)設(shè)計(jì)方面，以CPLD／FPGA為代表的可編程邏輯器件已經(jīng)逐步取代了傳統(tǒng)的標(biāo)準(zhǔn)器件。傳統(tǒng)的基于原理圖設(shè)計(jì)方法已經(jīng)不再適用于大型邏輯電路的設(shè)計(jì)，而硬件描述語(yǔ)言在這方面顯示出了強(qiáng)大的優(yōu)勢(shì)。　　VHDL硬件描述語(yǔ)言，以其強(qiáng)大的行為描述能力、靈活的語(yǔ)句表達(dá)風(fēng)格和多層次的仿真測(cè)試手段，受到業(yè)界的普遍認(rèn)同和廣泛的接受。本書以實(shí)用性和可操作性為基點(diǎn)，以掌握基于VHDL的CPLD／FPGA開發(fā)能力為目標(biāo)，通過(guò)細(xì)致的概念講解、大量的設(shè)計(jì)實(shí)例，系統(tǒng)地講述了VHDL硬件描述語(yǔ)言、CLPD／FPGA開發(fā)技術(shù)和邏輯電路的模塊化設(shè)計(jì)方法?！　∧壳埃娮酉到y(tǒng)的設(shè)計(jì)已進(jìn)入可編程片上系統(tǒng)SOPC時(shí)代。SOPC集成了硬核或軟核CPU、鎖相環(huán)、存儲(chǔ)器、輸入／輸出接口及可編程邏輯，可以靈活、高效地解決SOC方案，大大縮短設(shè)計(jì)周期。本書第7章選用Altera公司的QuartusⅡ7.2作為soPc的設(shè)計(jì)工具，簡(jiǎn)要介紹soPc設(shè)計(jì)的流程，通過(guò)實(shí)例讓讀者了解soPc的設(shè)計(jì)方法?！　≡趦?nèi)容的組織和編寫風(fēng)格上，力求做到結(jié)合新穎而詳盡的設(shè)計(jì)實(shí)例、深入淺出、信息量大、注重實(shí)踐和設(shè)計(jì)技巧。

內(nèi)容概要

本書以Xinlinx公司和Alter公司的CPLD/FPGA開發(fā)環(huán)境為基礎(chǔ)，對(duì)VHDL硬件描述語(yǔ)言、CPLD/FPGA開發(fā)應(yīng)用及相關(guān)知識(shí)做了系統(tǒng)和完整的介紹，使讀者掌握CPLD/FPGA在電路設(shè)計(jì)中的基本方法及實(shí)用技術(shù)。    全書共分8章。第1章介紹EDA基本概念和CPLD/FPGA開發(fā)的基本設(shè)計(jì)方法；第2章介紹幾種PLD器件的典型結(jié)構(gòu)和原理；第3章、第4‘章介紹VHDL語(yǔ)言的基本概念、框架和語(yǔ)法知識(shí)；第5章介紹典型的數(shù)字電路的VHDL參考設(shè)計(jì)；第6章介紹可編程器件的開發(fā)環(huán)境；第7章介紹片上可編程系統(tǒng)SOPC的設(shè)計(jì)入門；第8章以數(shù)據(jù)采集系統(tǒng)中控制器的設(shè)計(jì)為例，詳述了VHDL語(yǔ)言在實(shí)際工程設(shè)計(jì)中的應(yīng)用。    本書可作為高等學(xué)校電氣信息類、電子信息類及其他相近專業(yè)本科生和研究生教材，也可作為有關(guān)工程技術(shù)人員的參考書。同時(shí)，也希望對(duì)于從事數(shù)據(jù)采集技術(shù)研究的技術(shù)人員能有一定的幫助。

書籍目錄

第1章 概述  1.1 EDA技術(shù)的發(fā)展概況  1.2 EDA技術(shù)的基本內(nèi)容  1.3 可編程邏輯器件  1.4 軟件開發(fā)工具  1.5 硬件描述語(yǔ)言概述  1.6 基于EDA軟件的CPLD/FPGA設(shè)計(jì)流程  1.7 IP核第2章 可編程邏輯器件  2.1 概述  2.2 簡(jiǎn)單可編程器件    2.2.1 PLD的基本結(jié)構(gòu)    2.2.2 PLD的表示方法    2.2.3 PROM    2.2.4 PLA    2.2.5 PAL    2.2.6 GAL  2.3 CPLD    2.3.1 CPLD的基本結(jié)構(gòu)與工作原理    2.3.2 常用的CPLD器件  2.4 FPGA    2.4.1 查找表    2.4.2 FPGA的基本結(jié)構(gòu)和工作原理    2.4.3 常用的FPGA器件  2.5 CPLD與FPGA的比較第3章 硬件描述語(yǔ)言VHDL的基本框架介紹  3.1 概述    3.1.1 硬件描述語(yǔ)言的簡(jiǎn)介    3.1.2 VHDL與高級(jí)語(yǔ)言的聯(lián)系與區(qū)別  3.2 VHDL的基本結(jié)構(gòu)    3.2.1 實(shí)體說(shuō)明    3.2.2 結(jié)構(gòu)體(構(gòu)造體)    3.2.3 庫(kù)、程序包及配置  3.3 VHDL語(yǔ)言要素    3.3.1 數(shù)據(jù)對(duì)象    3.3.2 數(shù)據(jù)類型    3.3.3 基本運(yùn)算符    3.3.4 屬性  3.4 VHDL語(yǔ)言的結(jié)構(gòu)體描述方式    3.4.1 行為描述方式    3.4.2 數(shù)據(jù)流描述方式    3.4.3 結(jié)構(gòu)化描述方式第4章 VI-IDL典型語(yǔ)句  4.1 VHDL順序語(yǔ)句    4.1.1 賦值語(yǔ)句    4.1.2 條件控制語(yǔ)句    4.1.3 循環(huán)語(yǔ)句    4.1.4 其他順序語(yǔ)句  4.2 VHDL并行語(yǔ)句    4.2.1 進(jìn)程語(yǔ)句    4.2.2 并行信號(hào)賦值語(yǔ)句    4.2.3 元件說(shuō)明與元件例化語(yǔ)句    4.2.4 生成語(yǔ)句    4.2.5 塊語(yǔ)句  4.3 子程序    4.3.1 函數(shù)    4.3.2 過(guò)程  4.4 程序包、配置    4.4.1 程序包    4.4.2 配置第5章 常用數(shù)字邏輯電路與VI-IDL描述方法  5.1 組合邏輯電路的設(shè)計(jì)    5.1.1 加法器    5.1.2 編碼器、譯碼器    5.1.3 多路選擇器、多路分配器    5.1.4 三態(tài)門及數(shù)據(jù)緩沖器  5.2 時(shí)序邏輯電路    5.2.1 時(shí)鐘信號(hào)與進(jìn)程    5.2.2 觸發(fā)器的描述與置位、復(fù)位方式    5.2.3 寄存器    5.2.4 計(jì)數(shù)器  ……第6章 可編程器件的開發(fā)環(huán)境第7章 SOPC設(shè)計(jì)入門第8章 數(shù)據(jù)采集中的控制器設(shè)計(jì)參考文獻(xiàn)

章節(jié)摘錄

　　第2章 可編程邏輯器件　　2.4 FPGA　　FPGA（Field Programmable Gate Array）即現(xiàn)場(chǎng)可編程門陣列，是大規(guī)?？删幊踢壿嬈骷鼵PLD外的另一類PLD器件。前面提到的CPLD和簡(jiǎn)單PLD都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即可編程的與陣列和固定的或項(xiàng)組成，而FPGA使用可編程的查找表（Look Up Table，LUT）結(jié)構(gòu)，用靜態(tài)隨機(jī)存儲(chǔ)器SRAM構(gòu)成邏輯函數(shù)發(fā)生器，它的集成度高于CPLD?！　?.4.1 查找表　　查找表是現(xiàn)場(chǎng)可編程門陣列的最小邏輯構(gòu)成單元，其本質(zhì)上就是一個(gè)基于SRAM的邏輯函數(shù)發(fā)生器。　　目前，F(xiàn)PGA中大多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16×1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD／FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，　　這樣每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可?！　　?/pre>








圖書封面






評(píng)論、評(píng)分、閱讀與下載



還沒(méi)讀過(guò)(63)
勉強(qiáng)可看(458)
一般般(782)
內(nèi)容豐富(3245)
強(qiáng)力推薦(266)


 


    基于VHDL的CPLD/FPGA開發(fā)與應(yīng)用 PDF格式下載