EDA技術(shù)實(shí)用教程

內(nèi)容概要

　　《21世紀(jì)高等院校電氣工程與自動(dòng)化規(guī)劃教材：LEDA技術(shù)實(shí)用教程》隨著半導(dǎo)體技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，集成電路的設(shè)計(jì)方法發(fā)生了深刻的變化。硬件描述語言應(yīng)運(yùn)而生，它的出現(xiàn)標(biāo)志電路設(shè)計(jì)領(lǐng)域的一次重大的變革。
　　《21世紀(jì)高等院校電氣工程與自動(dòng)化規(guī)劃教材：LEDA技術(shù)實(shí)用教程》側(cè)重實(shí)戰(zhàn)，內(nèi)容豐富，經(jīng)典新穎實(shí)例兼而有之。全書共8章。第1章是EDA技術(shù)的概述和FPGA/CPLD相關(guān)產(chǎn)品的概述；第2章分別介紹ISE、Quartus
II和Actel Libero
IDE三種開發(fā)環(huán)境下FPGA工程的創(chuàng)建和調(diào)試方法；第3章主要介紹VHDL的基礎(chǔ)知識(shí)，目的是使初學(xué)者對(duì)VHDL產(chǎn)生系統(tǒng)的認(rèn)識(shí)，有一定開發(fā)經(jīng)驗(yàn)的讀者可以跳過這部分；第4章主要介紹常用的VHDL程序結(jié)構(gòu)，目的是使讀者掌握扎實(shí)的基本功；第5章主要介紹VHDL語言規(guī)范化標(biāo)準(zhǔn)和常見的Warning分析；第6章介紹Nios
II軟核SOPC 系統(tǒng)，以具體實(shí)例講解Quartus II開發(fā)環(huán)境下軟核的創(chuàng)建和配置方法；第7章介紹Quartus
II開發(fā)環(huán)境下各種IP核的配置方法，合理使用IP核可以簡(jiǎn)化用戶的工程設(shè)計(jì)；第8章主要介紹Quartus
II9.0軟件功能及常用輔助設(shè)計(jì)工具，這些工具可以使用戶更高效、更快速地完成其工程設(shè)計(jì)。書中列舉的大量實(shí)例都經(jīng)過精心設(shè)計(jì)，包含了自頂向下的設(shè)計(jì)思想，模塊化和層次化的設(shè)計(jì)方式，全部實(shí)例都經(jīng)過軟件仿真驗(yàn)證或硬件實(shí)際測(cè)試。
　　本書的特點(diǎn)是注重實(shí)用、講述清楚、由淺入深，書中的實(shí)例具有很高的參考價(jià)值和實(shí)用價(jià)值，能夠使讀者掌握較多的實(shí)戰(zhàn)技能和經(jīng)驗(yàn)。它既可作為高等院校電氣、自動(dòng)化、計(jì)算機(jī)、通信、電子類專業(yè)的研究生、本科生的教材或參考書，也可供廣大ASIC設(shè)計(jì)人員和電子電路設(shè)計(jì)人員閱讀參考。

書籍目錄

第1章 緒論
1.1 EDA技術(shù)概論
1.1.1 EDA技術(shù)及發(fā)展
1.1.2 EDA技術(shù)應(yīng)用
1.2 PLD及FPGA/CPLD產(chǎn)品概述
1.2.1 PLD技術(shù)及發(fā)展
1.2.2 PLD技術(shù)分類
1.2.3 PLD產(chǎn)品可編程原理
1.2.4 CPLD結(jié)構(gòu)與可編程原理
1.2.5 FPGA結(jié)構(gòu)與可編程原理
1.2.6 FPGA/CPLD器件配置器件
1.3 EDA設(shè)計(jì)基礎(chǔ)（數(shù)字系統(tǒng)）
小結(jié)
習(xí)題
第2章 FPGA/CPLD系統(tǒng)設(shè)計(jì)
2.1 FPGA/CPLD設(shè)計(jì)流程及常用開發(fā)工具
2.1.1 FPGA/CPLD設(shè)計(jì)流程
2.1.2 FPGA/CPLD常用開發(fā)工具
2.2 Quartus Ⅱ9.0軟件概述
2.2.1 Quartus Ⅱ 9.0軟件特點(diǎn)及支持的器件
2.2.2 Quartus Ⅱ 9.0軟件用戶界面及功能簡(jiǎn)介
2.2.3 Quartus Ⅱ 9.0軟件設(shè)計(jì)流程
2.2.4 Quartus Ⅱ 9.0軟件設(shè)計(jì)實(shí)例
2.3 ISE10.1軟件概述
2.3.1 ISE10.1軟件特點(diǎn)及支持的器件
2.3.2 ISE10.1軟件用戶界面及功能簡(jiǎn)介
2.3.3 ISE10.1軟件設(shè)計(jì)實(shí)例
2.4 Actel Libero IDE v9.1軟件概述
2.4.1 軟件特點(diǎn)及支持的器件
2.4.2 軟件用戶界面及功能簡(jiǎn)介
2.4.3 Actel Libero IDE v9.1軟件設(shè)計(jì)實(shí)例
小結(jié)
習(xí)題
第3章 VHDL基礎(chǔ)
3.1 VHDL的基本元素
3.1.1 標(biāo)識(shí)符
3.1.2 數(shù)據(jù)對(duì)象
3.1.3 數(shù)據(jù)類型
3.1.4 運(yùn)算操作符
3.2 VHDL的語句基礎(chǔ)
3.2.1 進(jìn)程語句
3.2.2 信號(hào)賦值語句
3.2.3 順序描述語句
3.2.4 并行描述語句
3.3 VHDL的屬性描述
3.3.1 值類屬性
3.3.2 函數(shù)類屬性
3.3.3 信號(hào)類屬性
3.3.4 數(shù)據(jù)類型類屬性
3.3.5 數(shù)據(jù)范圍類屬性
小結(jié)
習(xí)題
第4章 VHDL程序結(jié)構(gòu)
4.1 VHDL基本建模結(jié)構(gòu)
4.1.1 行為描述
4.1.2 數(shù)據(jù)流描述
4.1.3 結(jié)構(gòu)描述
4.2 VHDL實(shí)體
4.2.1 實(shí)體語句
4.2.2 參數(shù)傳遞說明語句
4.2.3 參數(shù)傳遞映射語句
4.2.4 端口說明語句
4.2.5 實(shí)體說明部分
4.3 VHDL結(jié)構(gòu)體
4.3.1 結(jié)構(gòu)體名
4.3.2 結(jié)構(gòu)體說明部分
4.3.3 并行處理語句
4.4 子程序
4.4.1 過程
4.4.2 函數(shù)
4.5 VHDL庫和程序包
4.5.1 庫
4.5.2 程序包
4.6 元件和配置
4.6.1 默認(rèn)連接和默認(rèn)配置
4.6.2 元件配置
4.6.3 塊的配置
4.6.4 結(jié)構(gòu)體配置
小結(jié)
習(xí)題
第5章 VHDL語言規(guī)范化標(biāo)準(zhǔn)及常見Warning分析
5.1 編碼設(shè)計(jì)
5.1.1 結(jié)構(gòu)化設(shè)計(jì)
5.1.2 代碼描述
5.1.3 內(nèi)部命名規(guī)則
5.1.4 其他
5.2 可綜合代碼描述規(guī)則
5.2.1 概述
5.2.2 復(fù)位
5.2.3 時(shí)鐘
5.2.4 接口異步信號(hào)處理
5.2.5 寄存器和鎖存器
5.2.6 有限狀態(tài)機(jī)
5.2.7 使用Case語句的多路復(fù)用
5.2.8 編碼器
5.2.9 譯碼器
5.2.10 計(jì)數(shù)器
5.2.11 運(yùn)算
5.2.12 I/O
5.2.13 異步設(shè)計(jì)
5.3 優(yōu)化設(shè)計(jì)
5.3.1 標(biāo)準(zhǔn)單元實(shí)現(xiàn)
5.3.2 復(fù)雜邏輯運(yùn)算單元共享
5.3.3 中間信號(hào)
5.3.4 針對(duì)目標(biāo)FPGA的優(yōu)化
5.3.5 綜合工具設(shè)置優(yōu)化
5.4 常見Warning分析
小結(jié)
習(xí)題
第6章 NIOS軟核SOPC系統(tǒng)設(shè)計(jì)
6.1 Nios Ⅱ軟核SOPC系統(tǒng)
6.1.1 SOPC技術(shù)簡(jiǎn)介
6.1.2 Nios Ⅱ軟核SOPC系統(tǒng)結(jié)構(gòu)及開發(fā)環(huán)境
6.2 Nios Ⅱ指令系統(tǒng)
6.2.1 寄存器結(jié)構(gòu)
6.2.2 尋址方式
6.2.3 Nios Ⅱ指令集
6.2.4 Nios Ⅱ定制指令
6.3 SOPC硬件系統(tǒng)開發(fā)
6.3.1 硬件開發(fā)流程及環(huán)境介紹
6.3.2 創(chuàng)建Quartus Ⅱ工程
6.3.3 生成Nios Ⅱ系統(tǒng)
6.3.4 集成Nios Ⅱ系統(tǒng)到Quartus Ⅱ工程
6.3.5 Quartus Ⅱ工程編譯及下載
6.4 SOPC軟件系統(tǒng)開發(fā)
6.4.1 軟件開發(fā)流程及環(huán)境介紹
6.4.2 HAL系統(tǒng)庫
6.4.3 Nios Ⅱ IDE用戶應(yīng)用程序建立
6.5 Nios Ⅱ外圍設(shè)備
6.5.1 SDRAM控制器
6.5.2 CFI控制器
6.5.3 EPCS設(shè)備控制器
6.5.4 PIO控制器
6.5.5 定時(shí)器控制器
6.5.6 DMA控制器
6.5.7 SPI核
6.5.8 UART核
6.5.9 JTAGUART核
6.5.10 系統(tǒng)ID核
6.5.11 PLL核
6.5.12 mutex核
6.6 SOPC系統(tǒng)深入設(shè)計(jì)--用戶定制外設(shè)
6.6.1 元件開發(fā)流程
6.6.2 硬件設(shè)計(jì)
6.6.3 軟件設(shè)計(jì)
6.6.4 驗(yàn)證設(shè)計(jì)
6.6.5 共享元件
小結(jié)
習(xí)題
第7章 Altera的IP核工具
7.1 基本概念
7.1.1 IP核的概念
7.1.2 Altera可提供的IP核
7.2 Altera基本宏功能設(shè)計(jì)實(shí)現(xiàn)
7.2.1 基本宏功能定制
7.2.2 基本宏功能實(shí)現(xiàn)
7.2.3 設(shè)計(jì)實(shí)例
7.3 Altera IP核設(shè)計(jì)實(shí)現(xiàn)
7.3.1 IP核定制
7.3.2 IP核實(shí)現(xiàn)
7.3.3 設(shè)計(jì)實(shí)例
小結(jié)
習(xí)題
第8章 Quartus Ⅱ 9.0軟件功能及常用輔助設(shè)計(jì)工具
8.1 I/O分配驗(yàn)證
8.1.1 I/O分配驗(yàn)證簡(jiǎn)介
8.1.2 I/O分配驗(yàn)證運(yùn)行
8.2 功率分析
8.2.1 Excel-based功率計(jì)算器
8.2.2 Simulation-based功率估算
8.3 原理圖觀察工具
8.3.1 RTL閱讀器
8.3.2 技術(shù)映射查看器
8.4 SignalProbe及SignalTap Ⅱ邏輯分析器
8.4.1 SignalProbe
8.4.2 SignalTap Ⅱ邏輯分析器
8.5 時(shí)序收斂平面布局規(guī)劃器和器件規(guī)劃圖
8.5.1 概述
8.5.2 設(shè)計(jì)流程
8.6 Quartus Ⅱ 9.0支持的第三方工具
8.6.1 NativeLink與WYSIWYG
8.6.2 Modelsim仿真工具
8.6.3 Synplify/Sinplify Pro綜合工具
小結(jié)
習(xí)題
參考文獻(xiàn)

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無

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