數(shù)字集成電路設計

內(nèi)容概要

　　《數(shù)字集成電路設計：從VLSI體系結構到CMOS制造》從架構和算法講起，介紹了功能驗證、vhdl建模、同步電路設計、異步數(shù)據(jù)獲取、能耗與散熱、信號完整性、物理設計、設計驗證等必備技術，還講解了vlsi經(jīng)濟運作與項目管理，并簡單闡釋了cmos技術的基礎知識，全面涵蓋了數(shù)字集成電路的整個設計開發(fā)過程?！　”緯瓤梢宰鳛楦叩仍盒Ｎ㈦娮?、電子技術等相關專業(yè)高年級師生和研究生的參考教材，也可供半導體行業(yè)工程師參考。

作者簡介

　　Hubert Kaeslin 1985年于瑞士蘇黎世聯(lián)邦理工學院獲得博士學位，現(xiàn)為該校微電子設計中心的負責人，具有20多年教授VLSI的豐富經(jīng)驗?！　埵?1999年畢業(yè)于清華大學電子工程系，獲得工學學士學位；2004年畢業(yè)于清華大學微電子學研究所，獲得工學博士學位。目前是清華大學深圳研究生院現(xiàn)代通信實驗室教師，并擔任智能傳感工程研究中心副主任。　　戴宏宇 1998年畢業(yè)于清華大學電子工程系，獲得工學學士學位；2003年畢業(yè)于清華大學微電子學研究所，獲得工學博士學位?，F(xiàn)就職于意法—愛立信半導體北。

書籍目錄

第1章 微電子學導引 1.1 經(jīng)濟的影響 1.2 概念和術語 1.2.1 吉尼斯紀錄的視角 1.2.2 市場視角 1.2.3 生產(chǎn)的視角 1.2.4 設計工程師的視角 1.2.5 商業(yè)的視角 1.3 數(shù)字vlsi設計流程 1.3.1 y圖，數(shù)字電子系統(tǒng)的地圖 1.3.2 vlsi設計的主要階段 1.3.3 單元庫 1.3.4 電子設計自動化軟件 1.4 fpl 1.4.1 配置技術 1.4.2 硬件資源的結構 1.4.3 商業(yè)產(chǎn)品 1.5 問題 1.6 附錄 i ：邏輯系列的簡明術語表 1.7 附錄ii：用圖表匯編電路有關的術語 第2章 從算法到架構 2.1 架構設計的目標 2.2 兩種相對的架構 2.2.1 算法的什么性質(zhì)使得它適合專用的vlsi架構 2.2.2 在相對的架構中間有很大的空間 2.2.3 通用處理單元和專用處理單元的聯(lián)合 2.2.4 協(xié)處理器 2.2.5 專用指令集處理器 2.2.6 可配置計算 2.2.7 可擴展指令集處理器 2.2.8 摘要 2.3 vlsi架構設計的變換方法 2.3.1 算法領域的再建?？臻g 2.3.2 架構領域的再建?？臻g 2.3.3 系統(tǒng)工程師和vlsi設計師必須通力合作 2.3.4 描述處理算法的圖示方法 2.3.5 同形架構 2.3.6 架構選擇的優(yōu)缺點 2.3.7 計算周期與時鐘周期 2.4 組合運算的等價變換 2.4.1 共同的前提 2.4.2 迭代分解 2.4.3 流水線 2.4.4 復制 2.4.5 時間共享 2.4.6 結合變換 2.4.7 其他代數(shù)變換 2.4.8 摘要 2.5 臨時數(shù)據(jù)存儲的方法 2.5.1 數(shù)據(jù)訪問模式 2.5.2 可用的存儲器配置和面積占用 2.5.3 存儲容量 2.5.4 片外的連線和成本 2.5.5 延遲和時序 2.5.6 摘要 2.6 非遞歸計算的等價變換 2.6.1 重定時 2.6.2 回顧流水線 2.6.3 脈動變換 2.6.4 回顧迭代分解和時間共享 2.6.5 回顧復制 2.6.6 摘要 2.7 遞歸計算的等價變換 2.7.1 反饋的障礙 2.7.2 展開第一階循環(huán) 2.7.3 更高階的循環(huán) 2.7.4 時變的循環(huán) 2.7.5 非線性或一般的循環(huán) 2.7.6 流水線交織不是等價變換 2.7.7 摘要 2.8 變換方法的推廣 2.8.1 推廣到其他細節(jié)層次 2.8.2 串行位架構 2.8.3 分布式算法 2.8.4 推廣到其他代數(shù)結構 2.8.5 摘要 2.9 結論 2.9.1 總結 2.9.2 從能量角度看非常好的架構選擇 2.9.3 評估架構選擇的指南 2.10 問題 2.11 附錄i：代數(shù)結構的詞匯表概要 2.12 附錄ii：vlsi子函數(shù)的面積和延時數(shù)據(jù) 第3章 功能驗證 3.1 如何建立有效的功能規(guī)格說明 3.1.1 形式化的規(guī)格說明 3.1.2 快速原型 3.2 制定適合的仿真策略 3.2.1 需要什么條件才能在仿真中發(fā)現(xiàn)設計缺陷 3.2.2 仿真和響應檢查必須自動發(fā)生 3.2.3 徹底的驗證仍然是個難以達到的目標 3.2.4 所有的局部驗證的技術都有各自的缺陷 3.2.5 從多個來源搜集測試用例會有幫助 3.2.6 基于斷言的驗證也有幫助 3.2.7 把測試開發(fā)和電路設計分開也有幫助 3.2.8 虛擬原型有助于產(chǎn)生期望的響應 3.3 在整個設計周期里重用相同的功能量規(guī) 3.3.1 處理激勵和期望響應可選方法 3.3.2 模塊化的測試平臺設計 3.3.3 激勵和響應明確定義的時間表 3.3.4 略過冗余的仿真序列降低運行次數(shù) 3.3.5 抽象到對更高層次數(shù)據(jù)的更高層次處理 3.3.6 在多個電路模型之間吸收延遲變化 3.4 結論 3.5 問題 3.6 附錄i：功能驗證的形式方法 3.7 附錄ii：為仿真和測試推導一個前后一致的時間表 第4章 使用vhdl為硬件建模 4.1 動機 4.1.1 為什么要做硬件綜合 4.1.2 vhdl還有哪些替代者 4.1.3 ieee 1076標準的起源和目標是什么 4.1.4 為什么要費力去學硬件描述語言 4.1.5 議程 4.2 關鍵概念和vhdl結構 4.2.1 電路層次和連接 4.2.2 并行進程和進程交互 4.2.3 離散信號代替電信號 4.2.4 基于事件的時間概念用于控制仿真 4.2.5 模型參數(shù)化工具 4.2.6 從編程語言借用的概念 4.3 把vhdl用于硬件綜合 4.3.1 綜合概述 4.3.2 數(shù)據(jù)類型 4.3.3 寄存器、有限狀態(tài)機和其他時序子電路 4.3.4 ram、rom和其他宏單元 4.3.5 必須在網(wǎng)表級別控制的電路 4.3.6 時序約束 4.3.7 關于綜合的限制和警告 4.3.8 如何逐步建立寄存器傳輸級模型 4.4 把vhdl用于硬件仿真 4.4.1 數(shù)字仿真的要素 4.4.2 一般測試模塊解析 4.4.3 改編來適應手邊的設計問題 4.4.4 ieee 1076.4 vital模型標準 4.5 小結 4.6 問題 4.7 附錄i：關于vhdl的書籍和網(wǎng)頁 4.8 附錄ii：相關的擴展和標準 4.8.1 受保護的共享變量ieee 1076a 4.8.2 模擬和混合信號擴展ieee 1076.1 4.8.3 實數(shù)和復數(shù)的數(shù)學包ieee 1076.2 4.8.4 算術包ieee 1076.3 4.8.5 指定作為綜合的語言子集ieee 1076.6 4.8.6 標準延時格式（sdf）ieee 1497 4.8.7 類型轉(zhuǎn)換函數(shù)的一個便捷的匯編 4.9 附錄iii：vhdl模型的例子 4.9.1 組合電路模型 4.9.2 mealy、moore和medvedev狀態(tài)機 4.9.3 狀態(tài)化簡和編碼 4.9.4 仿真測試平臺 4.9.5 使用不同廠商的vhdl工具 第5章 同步電路設計情況 5.1 引言 5.2 控制狀態(tài)改變的重要選擇 5.2.1 同步時鐘 5.2.2 異步時鐘 5.2.3 自定時時鐘 5.3 為什么在vlsi中嚴格的時鐘方案絕對必要 5.3.1 冒險的危險 5.3.2 同步時鐘的優(yōu)缺點 5.3.3 按需提供時鐘不是vlsi的選擇 5.3.4 完全自定時的時鐘通常也不是個選擇 5.3.5 系統(tǒng)時鐘的混合方案 5.4 同步電路設計的注意事項 5.4.1 第一條指導原則：分離信號種類 5.4.2 第二條指導原則：允許電路在時鐘到達前穩(wěn)定 5.4.3 更詳細的同步設計規(guī)則 5.5 結論 5.6 問題 5.7 附錄：關于識別信號種類 5.7.1 信號種類 5.7.2 有效電平 5.7.3 波形的信息 5.7.4 三態(tài)性能 5.7.5 輸入、輸出和雙向端點 5.7.6 當前狀態(tài)與下一個狀態(tài) 5.7.7 句法慣例 5.7.8 關于vhdl中的大寫和小寫字母的注釋 5.7.9 關于名字跨eda平臺可移植性的注釋 第6章 同步電路的時鐘 6.1 時鐘分配的困難是什么 6.1.1 議程 6.1.2 時鐘分配有關的時間量 6.2 一個電路可以承受多大的偏移和抖動 6.2.1 基本知識 6.2.2 單邊沿觸發(fā)一相時鐘 6.2.3 雙邊沿觸發(fā)的一相時鐘 6.2.4 對稱的電平敏感兩相時鐘 6.2.5 非對稱的電平敏感兩相時鐘 6.2.6 一線電平敏感兩相時鐘 6.2.7 電平敏感一相時鐘和行波流水線 6.3 如何把時鐘偏移保持在緊密的范圍內(nèi) 6.3.1 時鐘波形 6.3.2 集中式時鐘緩沖器 6.3.3 分布式時鐘緩沖器樹 6.3.4 混合式時鐘分布網(wǎng)絡 6.3.5 時鐘偏移分析 6.4 如何實現(xiàn)友好的輸入/輸出時序 6.4.1 友好的和不友好的i/o 時序?qū)Ρ?6.4.2 時鐘分布延時對i/o時序的影響 6.4.3 ptv變化對i/o時序的影響 6.4.4 寄存器輸入和輸出 6.4.5 在輸入端人為增加組合延時 6.4.6 用提前的時鐘驅(qū)動輸入寄存器 6.4.7 從最慢的器件中抽出一個時鐘域的時鐘 6.4.8 通過pll和dll實現(xiàn)“零延時”時鐘分布 6.5 如何正確地實現(xiàn)門控時鐘 6.5.1 傳統(tǒng)的帶使能反饋型寄存器 6.5.2 天然的和不可靠的門控時鐘方案 6.5.3 某些情況下可行的簡單門控時鐘方案 6.5.4 可靠的門控時鐘方案 6.6 小結 6.7 問題 第7章 異步數(shù)據(jù)采集 7.1 動機 7.2 向量采集的數(shù)據(jù)一致性問題 7.2.1 簡單的并行位同步 7.2.2 單位距離編碼 7.2.3 交叉向量的消除 7.2.4 握手 7.2.5 部分握手 7.3 標量采集的數(shù)據(jù)一致性問題 7.3.1 完全沒有同步 7.3.2 多地點同步 7.3.3 單地點同步 7.3.4 由慢時鐘同步 7.4 同步器的亞穩(wěn)態(tài)行為 7.4.1 邊際觸發(fā)及其如何回到確定狀態(tài) 7.4.2 對電路功能的影響 7.4.3 一個評價同步器可靠性的統(tǒng)計模型 7.4.4 準同步接口 7.4.5 亞穩(wěn)態(tài)行為的抑制 7.5 小結 7.6 問題 第8章 門級和晶體管級設計 8.1 cmos邏輯門 8.1.1 作為開關的mosfet 8.1.2 反相器 8.1.3 簡單的cmos門電路 8.1.4 復合門 8.1.5 有高阻抗能力的門電路 8.1.6 奇偶校驗門電路 8.1.7 加法器片 8.2 cmos 雙穩(wěn)態(tài) 8.2.1 鎖存器 8.2.2 功能鎖存器 8.2.3 單邊沿觸發(fā)的觸發(fā)器 8.2.4 所有觸發(fā)器的根源 8.2.5 雙邊沿寄存器 8.2.6 摘要 8.3 cmos片上存儲器 8.3.1 sram 8.3.2 dram 8.3.3 其他的區(qū)別和共同點 8.4 cmos的電學精巧設計 8.4.1 紐扣 8.4.2 施密特觸發(fā)器 8.4.3 打結單元 8.4.4 填充單元 8.4.5 電平位移器和輸入/輸出緩沖器 8.4.6 數(shù)字可調(diào)延時線 8.5 陷阱 8.5.1 總線和三態(tài)節(jié)點 8.5.2 傳輸門和其他雙向元件 8.5.3 可靠的設計意味什么 8.5.4 微處理器的接口電路 8.5.5 機械接觸 8.5.6 總結 8.6 問題 8.7 附錄i：mosfet電學模型概要 8.7.1 命名和計算約定 8.7.2 sah模型 8.7.3 shichman-hodges模型 8.7.4 ?指數(shù)律模型 8.7.5 2階效應 8.7.6 晶體管模型通常不描述的效應 8.7.7 結論 8.8 附錄ⅱ：bjt 第9章 能量效率與熱量排除 9.1 cmos電路中能量消耗在何處 9.1.1 電容負載的充電和放電 9.1.2 交變電流 9.1.3 阻性負載 9.1.4 泄漏電流 9.1.5 總能量消耗 9.1.6 cmos電壓縮放 9.2 如何提高能量效率 9.2.1 一般準則 9.2.2 如何降低動態(tài)消耗 9.2.3 如何減少漏電流 9.3 熱傳導與熱量排除 9.4 附錄i：節(jié)點電容的來源 9.5 附錄ii：非常規(guī)方法 9.5.1 亞閾值邏輯 9.5.2 電壓擺幅減小技術 9.5.3 絕熱邏輯 第10章 信號完整性 10.1 引言 10.1.1 噪聲如何進入到電子電路中 10.1.2 噪聲如何影響數(shù)字電路 10.1.3 議程 10.2 串擾 10.3 地彈與電源低落 10.3.1 源于公共串聯(lián)阻抗的耦合機制 10.3.2 開關大電流源自何處 10.3.3 地彈的影響有多嚴重 10.4 如何減輕地彈 10.4.1 降低有效串聯(lián)阻抗 10.4.2 隔離污染者與潛在的受害者 10.4.3 避免過大的翻轉(zhuǎn)電流 10.4.4 確保噪聲容限 10.5 小結 10.6 問題 10.7 附錄：2階近似的推導 第11章 物理設計 11.1 議程 11.2 導電層和它們的特性 11.2.1 幾何特性與版圖規(guī)則 11.2.2 電學性質(zhì) 11.2.3 層間連接 11.2.4 導電層的典型功能 11.3 基于單元的后端設計 11.3.1 平面布圖規(guī)劃 11.3.2 確定主要的組件模塊和時鐘域 11.3.3 確定管腳預算 11.3.4 為所有主要的組件模塊找到一個有相關性的排列 11.3.5 規(guī)劃電源、時鐘和信號分布 11.3.6 布局和布線 11.3.7 芯片裝配 11.4 封裝 11.4.1 晶圓分揀 11.4.2 晶圓測試 11.4.3 晶背面研磨和切割 11.4.4 密封 11.4.5 最終測試和分級 11.4.6 鍵合圖與鍵合規(guī)則 11.4.7 先進的封裝技術 11.4.8 選擇封裝技術 11.5 版圖的細節(jié)設計 11.5.1 手工版圖設計的目標 11.5.2 版圖設計不是所見即所得的事情 11.5.3 標準單元版圖 11.5.4 門海宏單元版圖 11.5.5 sram單元的版圖 11.5.6 光刻友好的版圖有助于提高制造良率 11.5.7 網(wǎng)格，高效流行的版圖排列 11.6 防止過度電性應力 11.6.1 電遷移 11.6.2 esd 11.6.3 閂鎖 11.7 問題 11.8 附錄i：vlsi宣傳的幾何量 11.9 附錄ii： 關于工藝版圖圖形中擴散區(qū)的編碼 11.10 附錄iii：方塊電阻 第12章 設計驗證 12.1 發(fā)現(xiàn)時序問題 12.1.1 關于時序問題，仿真能告訴我們什么 12.1.2 時序驗證有多大幫助 12.2 時序數(shù)據(jù)的準確程度 12.2.1 單元延時 12.2.2 互連延時和版圖寄生現(xiàn)象 12.2.3 重點是制定切實的假設 12.3 更多的靜態(tài)驗證技術 12.3.1 電學規(guī)則檢查 12.3.2 代碼檢查 12.4 版圖后驗證 12.4.1 設計規(guī)則檢查 12.4.2 可制造性分析 12.4.3 版圖抽取 12.4.4 版圖與網(wǎng)表一致性檢查 12.4.5 等價性檢查 12.4.6 版圖后時序驗證 12.4.7 電源網(wǎng)格分析 12.4.8 信號完整性分析 12.4.9 版圖后仿真 12.4.10 總體狀況 12.5 小結 12.6 問題 12.7 附錄i：單元和庫特征化 12.8 附錄ii：互連模型的等效電路 第13章 vlsi經(jīng)濟學和項目管理 13.1 議程 13.2 產(chǎn)業(yè)協(xié)作的模式 13.2.1 完全用標準部件組裝成的系統(tǒng) 13.2.2 圍繞著程控處理器搭建的系統(tǒng) 13.2.3 以現(xiàn)場可編程邏輯為基礎設計的系統(tǒng) 13.2.4 以半定制asic為基礎設計的系統(tǒng) 13.2.5 以全定制asic為基礎設計的系統(tǒng) 13.3 asic產(chǎn)業(yè)內(nèi)部的接口 13.3.1 ic設計數(shù)據(jù)的移交點 13.3.2 ic生產(chǎn)服務范圍 13.4 虛擬元件 13.4.1 版權保護與給客戶的信息 13.4.2 設計重用要求更好的質(zhì)量和更徹底的驗證 13.4.3 許多現(xiàn)有的虛擬元件需要重新設計 13.4.4 虛擬元件需要跟蹤服務 13.4.5 保障條款 13.4.6 交付一個完整的虛擬元件包 13.4.7 商業(yè)模式 13.5 集成電路的成本 13.5.1 電路尺寸的影響 13.5.2 生產(chǎn)工藝的影響 13.5.3 生產(chǎn)數(shù)量的影響 13.5.4 可配置性的影響 13.5.5 小節(jié)摘要 13.6 小批量生產(chǎn)方法 13.6.1 多項目晶圓 13.6.2 多層掩模 13.6.3 電子束光刻 13.6.4 激光加工 13.6.5 硬連線fpga和結構化asic 13.6.6 成本事務 13.7 市場方面 13.7.1 商業(yè)成功的要素 13.7.2 商業(yè)化步驟和市場重點 13.7.3 服務與產(chǎn)品 13.7.4 產(chǎn)品分級 13.8 做出選擇 13.8.1 用還是不用asic 13.8.2 應該選擇什么樣的實現(xiàn)技術 13.8.3 如果沒有任何東西是已知確定的，該怎么辦 13.8.4 系統(tǒng)公司能夠承擔忽視微電子技術的后果嗎 13.9 成功的vlsi設計的關鍵 13.9.1 項目定義和市場營銷 13.9.2 技術管理 13.9.3 工程學 13.9.4 驗證 13.9.5 誤區(qū) 13.10 附錄：在微電子領域開展業(yè)務 13.10.1 評估業(yè)務伙伴和設計套件的檢查清單 13.10.2 虛擬元件供應商 13.10.3 精選一些低量生產(chǎn)供應商 13.10.4 成本估計的一些幫助 第14章 cmos工藝基礎 14.1 mos器件物理本質(zhì) 14.1.1 能帶和電傳導 14.1.2 半導體材料的摻雜 14.1.3 pn結、接觸和二極管 14.1.4 mosfet 14.2 基本的cmos制造流程 14.2.1 cmos技術的關鍵特性 14.2.2 前段制造步驟 14.2.3 后段制造步驟 14.2.4 工藝監(jiān)控 14.2.5 光刻 14.3 cmos工藝主旋律的變化 14.3.1 銅取代了鋁作為互連材料 14.3.2 低介電常數(shù)的層間介質(zhì)正在取代sio2 14.3.3 高介電常數(shù)柵介質(zhì)要代替二氧化硅 14.3.4 應變硅和硅鍺工藝 14.3.5 金屬柵一定會再次流行 14.3.6 絕緣體上硅工藝 第15章 展望 15.1 cmos技術的演進路徑 15.1.1 傳統(tǒng)器件的縮放 15.1.2 尋找新的器件拓撲結構 15.1.3 隧穿mosfet 15.1.4 尋找更好的半導體材料 15.1.5 垂直集成 15.2 cmos之后還有新的機會嗎 15.2.1 數(shù)據(jù)存儲 15.2.2 納米技術 15.3 技術推動力 15.3.1 所謂的行業(yè)“定律”和背后的力量 15.3.2 行業(yè)路線圖 15.4 市場拉動 15.5 設計方法學的演進路線 15.5.1 生產(chǎn)率問題 15.5.2 架構設計的新方法 15.6 小結 15.7 6個重大的挑戰(zhàn) 15.8 附錄：非半導體存儲技術比較 附錄a 基礎數(shù)字電子學 附錄b 有限狀態(tài)機 附錄c lsi設計人員的檢查清單 附錄d 符號和常量 參考文獻 索引

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