FPGA系統(tǒng)設(shè)計(jì)與實(shí)例

前言

隨著FPGA／CPLD的空前發(fā)展和廣泛應(yīng)用，人們愈來愈迫切地希望能夠快速掌握基于FPGA／CPLD的應(yīng)用電路設(shè)計(jì)方法和技巧。雖然市場(chǎng)上這方面的書籍不少，但讀者在學(xué)習(xí)的過程中大多會(huì)遇到這樣的問題：1.或者是應(yīng)用電路實(shí)例過于基礎(chǔ)，深度上不能滿足有一定基礎(chǔ)的讀者；或者是應(yīng)用電路實(shí)例過于復(fù)雜，設(shè)計(jì)思路和方法表達(dá)得不是很具體，難度跨越較大，讓很多讀者，尤其是初學(xué)者學(xué)習(xí)起來感到吃力。2.應(yīng)用電路中的各個(gè)子電路（底層文件）和整體應(yīng)用電路（頂層文件）大部分都由硬件描述語言實(shí)現(xiàn)，讀者很難了解各個(gè)子電路接口的連接關(guān)系以及整體電路的設(shè)計(jì)思想。本書作者認(rèn)為：底層文件和頂層文件都采用硬件描述語言實(shí)現(xiàn)的設(shè)計(jì)方法不適合初學(xué)者，因?yàn)檫@種設(shè)計(jì)方法缺乏層次感，設(shè)計(jì)思路較難理解。3.第2個(gè)原因還會(huì)導(dǎo)致程序太大，增加了程序調(diào)試難度，一旦程序出現(xiàn)錯(cuò)誤，讀者想自行調(diào)試解決會(huì)很困難。鑒于以上幾點(diǎn)，我們總結(jié)了多年的教學(xué)和科研經(jīng)驗(yàn)，編寫了本書，希望讀者不但能夠?qū)W會(huì)基于FPGA／CPLD的硬件描述語言VHDL的編程方法和技巧，還能通過本書，更快地提高自己解決實(shí)際問題的能力。本書的實(shí)例由簡(jiǎn)單到復(fù)雜，由淺入深，循序漸進(jìn)，最后一章給是基于FPGA的多種綜合電路設(shè)計(jì)的實(shí)例，旨在幫助讀者熟悉并掌握一個(gè)完整的電路系統(tǒng)的設(shè)計(jì)方法和技巧。本書的應(yīng)用電路設(shè)計(jì)實(shí)例均采用VHDL硬件描述語言進(jìn)行系統(tǒng)的各部分功能模塊電路的設(shè)計(jì)，最后采用原理圖描述方式把系統(tǒng)的各部分模塊連接起來，實(shí)現(xiàn)FPGA的頂層電路的層次化設(shè)計(jì)方法。所有程序全部在軟件平臺(tái)Quartus下編譯運(yùn)行通過，同時(shí)書中還給出了時(shí)序仿真波形。

內(nèi)容概要

　　本書共分為6章，分別介紹了EDA技術(shù)、可編程邏輯器件的基本知識(shí)及使用方法；VHDL語言設(shè)計(jì)方法；EDA的開發(fā)工具QuartusII的使用方法和技巧；基于VHDL的簡(jiǎn)單電路、應(yīng)用電路及綜合電路的設(shè)計(jì)，通過18個(gè)典型數(shù)字電路系統(tǒng)的設(shè)計(jì)實(shí)例(實(shí)例安排由簡(jiǎn)單到復(fù)雜)，詳細(xì)地介紹了基于EDA技術(shù)“自頂向下”的層次化設(shè)計(jì)的方法和技巧。　　本書可作為EDA技術(shù)及相關(guān)技術(shù)課程設(shè)計(jì)的參考書，也可供從事數(shù)字邏輯電路和系統(tǒng)設(shè)計(jì)的電子設(shè)計(jì)人員參考。

書籍目錄

第1章　EDA技術(shù)與可編程邏輯器件　  1.1　EDA技術(shù)概述　    1.1.1　VHDL硬件描述語言　    1.1.2　EDA工具開發(fā)流程　　　1.1.3　EDA的發(fā)展趨勢(shì)　　1.2　可編程邏輯器件概述　　　1.2.1　基于乘積項(xiàng)的CPLD結(jié)構(gòu)與工作原理　　　1.2.2　基于查找表（Look-Up-Table）的FPGA結(jié)構(gòu)與工作原理　　　1.2.3　其他類型的FPGA、CPLD及工程選擇　　1.3　FPGA/CPLD測(cè)試技術(shù)　　1.4　CPLD和FPGA的編程與配置　　　1.4.1　利用ByteBlasterII并口下載電纜進(jìn)行配置　　　1.4.2　利用ByteBlasterMV并口下載電纜進(jìn)行配置　　　1.4.3　利用MasterBlaster串行/USB通信電纜進(jìn)行配置　　　1.4.4　利用BitBlaster串行下載電纜進(jìn)行配置　　　1.4.5　利用FPGA的專用芯片進(jìn)行配置　　　1.4.6　使用單片機(jī)配置FPGA　　　1.4.7　使用CPLD配置FPGA　第2章　硬件描述語言VHDL　　2.1　VHDL的特點(diǎn)　　2.2　VHDL語言程序結(jié)構(gòu)　　　2.2.1　VHDL庫(kù)　　　2.2.2　VHDL程序包　　　2.2.3　實(shí)體　　　2.2.4　結(jié)構(gòu)體　　　2.2.5　配置　　2.3　VHDL語言中的數(shù)據(jù)對(duì)象與數(shù)據(jù)類型　　　2.3.1　數(shù)據(jù)對(duì)象　　　2.3.2　數(shù)據(jù)類型　　2.4　基本詞法單元與操作符　　　2.4.1　VHDL語言中的詞法單元包括注釋、數(shù)字、字符、字符串和位串　　　2.4.2　VHDL語言中的操作符　　2.5　VHDL基本語句　　　2.5.1　并行語句　　　2.5.2　順序語句　　2.6　VHDL語言與硬件電路的對(duì)應(yīng)　　　2.6.1　組合邏輯電路的VHDL描述　　　2.6.2　時(shí)序邏輯電路的VHDL描述　　2.7　有限狀態(tài)機(jī)　　　2.7.1　一般狀態(tài)機(jī)的設(shè)計(jì)　　　2.7.2　Moore型有限狀態(tài)機(jī)的設(shè)計(jì)　　　2.7.3　Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)　　　2.7.4　狀態(tài)編碼及剩余狀態(tài)處理　第3章　QuartusⅡ功能及應(yīng)用　　3.1　QuartusⅡ的設(shè)計(jì)流程　　　3.1.1　設(shè)計(jì)輸入　　　3.1.2　綜合　　　3.1.3　布局布線　　　3.1.4　時(shí)序分析　　　3.1.5　仿真　　　3.1.6　編程和配置　　　3.1.7　調(diào)試　　　3.1.8　系統(tǒng)級(jí)設(shè)計(jì)　　3.2　原理圖設(shè)計(jì)方法　　　3.2.1　建立QuartusⅡ工程文件　　　3.2.2　源文件原理圖的輸入　　　3.2.3　時(shí)序仿真　　3.3　VHDL文本輸入設(shè)計(jì)及引腳設(shè)置、下載和硬件測(cè)試　　　3.3.1　VHDL文本輸入設(shè)計(jì)方法　　　3.3.2　引腳設(shè)置、下載和硬件測(cè)試　　　3.3.3　對(duì)配置器件的編程下載　　3.4　頂層電路的設(shè)計(jì)　　3.5　LPM參數(shù)化宏功能模塊與IP的應(yīng)用　　　3.5.1　宏模塊應(yīng)用實(shí)例　　　3.5.2　在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器的應(yīng)用　　　3.5.3　其他存儲(chǔ)器模塊的定制與應(yīng)用　　　3.5.4　LPM嵌入式鎖相環(huán)的調(diào)用　　　3.5.5　IP核的使用　　3.6　Signal TapII嵌入式邏輯分析儀的使用　　　3.6.1　Signal TapII使用實(shí)例　　　3.6.2　SignalTapII的觸發(fā)信號(hào)的編輯　　3.7　多種LPM模塊應(yīng)用實(shí)例　第4章　基于VHDL的簡(jiǎn)單電路的設(shè)計(jì)　　4.1　DAC0832接口電路　　　4.1.1　DAC0832 接口電路及功能　　　4.1.2　DAC0832接口電路的程序設(shè)計(jì)　　4.2　LCD顯示器的控制電路　　　4.2.1　MDLS系列液晶顯示模塊　　　4.2.2　顯示模塊驅(qū)動(dòng)電路的程序設(shè)計(jì)　　4.3　LED顯示器的控制電路　　　4.3.1　LED靜態(tài)顯示控制電路　　　4.3.2　LED動(dòng)態(tài)顯示控制電路　　4.4　分頻器的設(shè)計(jì)　　　4.4.1　整數(shù)分頻器　　　4.4.2　非整數(shù)分頻器　　　4.4.3　可控分頻器的設(shè)計(jì)　　4.5　并行脈沖控制電路　　4.6　二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器　　　4.6.1　二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器原理　　　4.6.2　ASK調(diào)制電路的VHDL程序　　　4.6.3　ASK解調(diào)電路的VHDL程序第5章　基于VHDL的應(yīng)用電路的設(shè)計(jì)　第6章　基于FPGA的綜合電路的設(shè)計(jì)　

章節(jié)摘錄

插圖：空操作語句NULL不完成任何操作，它唯一的功能就是使程序執(zhí)行下一個(gè)語句。NuLL常用于CASE語句中，利用NULL來表示所余的不用條件下的操作行為，以滿足CASE語句對(duì)條件值全部列舉的要求。5.子程序調(diào)用語句在進(jìn)程中允許對(duì)子程序進(jìn)行調(diào)用。對(duì)子程序的調(diào)用語句是順序語句的一部分。子程序包括過程和函數(shù)，可以在VHDL的結(jié)構(gòu)體或程序包中的任何位置對(duì)子程序進(jìn)行調(diào)用。從硬件角度講，一個(gè)子程序的調(diào)用類似于一個(gè)元件模塊的例化。也就是說，VHDL綜合器為子程序（函數(shù)和過程）的每一次調(diào)用都生成一個(gè)電路邏輯塊，所不同的是，元件的例化將產(chǎn)生一個(gè)新的設(shè)計(jì)層次，而子程序調(diào)用只對(duì)應(yīng)于當(dāng)前層次的～部分。如前所述，子程序的結(jié)構(gòu)像程序包一樣，也有子程序的說明部分（子程序首）和實(shí)際定義部分（子程序體）。將子程序分成子程序首和子程序體的好處是，在一個(gè)大的系統(tǒng)開放過程中，子程序的界面，即子程序首是在公共程序包中定義的。這樣一來，一部分開發(fā)者可以開發(fā)子程序體，另一部分開發(fā)者可以使用對(duì)應(yīng)的公共子程序，即可以對(duì)程序包中的子程序作修改，并不會(huì)影響對(duì)程序包說明部分的使用（當(dāng)然不是指同時(shí)）。這是因?yàn)椋瑢?duì)子程序體的修改，并不會(huì)改變子程序首的各種界面參數(shù)和出入口方式的定義，也不會(huì)改變調(diào)用子程序的源程序的結(jié)構(gòu)。

編輯推薦

《FPGA系統(tǒng)設(shè)計(jì)與實(shí)例》：“自頂向下”的層次化設(shè)計(jì)的方法和技巧、18個(gè)典型數(shù)字電路系統(tǒng)的設(shè)計(jì)實(shí)例、完整的代碼、時(shí)序仿真波形?；A(chǔ)知識(shí)：結(jié)構(gòu)與工作原理、測(cè)試技術(shù)、配置方式VHDL硬件描述語言QuartusⅡ的設(shè)計(jì)流程、原理圖設(shè)計(jì)方法、VHDL文本輸入設(shè)計(jì)、引腳設(shè)置、下載和硬件測(cè)試、LPM參數(shù)化宏功能模塊與IP的應(yīng)用、Signal Tapll嵌入式邏輯分析儀、多種LPM模塊應(yīng)用實(shí)例簡(jiǎn)單電路設(shè)計(jì)：DAC0832接口電路、LCD顯示器的控制電路、LED顯示器的控制電路、分頻器的設(shè)計(jì)、并行脈沖控制電路、二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器應(yīng)用電路設(shè)計(jì)：交通控制燈、數(shù)字秒表、智力搶答器、電子密碼鎖、PPM（脈沖位置調(diào)制）基帶系統(tǒng)、PS／2鍵盤通信控制電路綜合電路設(shè)計(jì)：PWM直流電機(jī)控制電路、等精度數(shù)字頻率計(jì)、LC壓控振蕩器、低頻數(shù)字相位測(cè)量?jī)x、出租車計(jì)價(jià)器、多功能波形發(fā)生器

圖書封面

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