基于Verilog HDL的FPGA設(shè)計與工程應(yīng)用

前言

FPGA（Field Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，F(xiàn)PGA還將進(jìn)入更多的應(yīng)用領(lǐng)域。2010年，中國將成為全球最大的半導(dǎo)體市場，未來產(chǎn)業(yè)界會更加大規(guī)模的采用FPGA實現(xiàn)各種簡單復(fù)雜的數(shù)字邏輯。同時，對于熟練掌握FPGA開發(fā)的王程師的需求也會越來越多。目前整個電子行業(yè)都急需能熟練掌握FPGA系統(tǒng)設(shè)計與應(yīng)用的人才，這類職位也都屬于高薪層次。因此，既系統(tǒng)介紹FPGA基礎(chǔ)知識，又深入介紹FPGA設(shè)計及開發(fā)要領(lǐng)的真正實用書籍成為市場的迫印需求，編者正是基于這種需求組織了本書。本書的特點(diǎn)如下：本書從FPGA的基本結(jié)構(gòu)到Vetilog HDL設(shè)計語言，從硬件設(shè)計到SOPC系統(tǒng)開發(fā)，從理論基礎(chǔ)到工程案例實踐，為初學(xué)的讀者解決了學(xué)會FPGA直到會進(jìn)行應(yīng)用設(shè)計的學(xué)習(xí)目標(biāo)。本書詳細(xì)講解了FPGA的硬件設(shè)計，包括原理圖以及PCB的繪制，這對于需要使用FPGA的硬件工程師是很有幫助的。本書通過具體的詳細(xì)工程實例介紹了FPGA的從硬件到固件再到軟件的整個設(shè)計過程，對于需要實際使用FPGA的開發(fā)人員有較高的實用和參考價值。深入淺出地介紹FPGA的設(shè)計方法和技巧，并給出了大量的FPGA設(shè)計實例，從最簡單的組合邏輯門電路設(shè)計，到使用Vetilog HDL設(shè)計IP核和使用Nios II等軟核構(gòu)建S（）PC系統(tǒng)。本書部分代碼可在http：／／www.ptpress.com.cn處下載。本書由徐洋、黃智宇、李彥、陳卓主編。FPGA技術(shù)發(fā)展迅速，應(yīng)用廣泛，由于時間緊迫，疏漏之處在所難免，敬請讀者批評指正（可以發(fā)郵件至book_better@sina.cm）。

內(nèi)容概要

　　本書結(jié)合作者多年工作經(jīng)驗，系統(tǒng)地介紹了FPGA的基本設(shè)計方法。在介紹FPGA/CPLD概念的基礎(chǔ)上，本書還介紹了Altera公司和Xilinx公司主流FPGA/CPLD的結(jié)構(gòu)與特點(diǎn)。本書詳細(xì)講解了FPGA應(yīng)用開發(fā)的方方面面，主要涵蓋以下內(nèi)容：初級篇內(nèi)容包括Verilog HDL語言基礎(chǔ)，Altera公司FPGA設(shè)計工具Quartus II軟件綜述，F(xiàn)PGA組合邏輯設(shè)計技術(shù)等，高級篇內(nèi)容包括FPGA的硬件設(shè)計技術(shù)，基于Nios II的SOPC系統(tǒng)設(shè)計，NiosII SOPC系統(tǒng)設(shè)計實例，系統(tǒng)時序邏輯設(shè)計技術(shù)以及基于FPGA的IP核設(shè)計技術(shù)?！　”緯勺鳛镕PGA工程師和IC工程師的實用工具參考書，也可作為各大專院校通信工程、電子工程、微電子與半導(dǎo)體等專業(yè)的教程。

書籍目錄

第1章 PLD/FPGA簡介   1.1 可編程邏輯器件簡介   1.2 可編程邏輯器件的發(fā)展歷史   1.3 FPGA/CPLD的基本結(jié)構(gòu)     1.3.1 FPGA的基本結(jié)構(gòu)     1.3.2 CPLD的基本結(jié)構(gòu)    1.3.3 FPGA和CPLD的比較   1.4 FPGA/CPLD的設(shè)計流程     1.4.1 PLD開發(fā)軟件    1.4.2 PLD/FPGA的分類和使用   1.5 小結(jié) 第2章 Verilog HDL介紹   2.1 硬件描述語言簡介     2.1.1 Verilog HDL的特點(diǎn)     2.1.2 Verilog HDL的設(shè)計流程簡介   2.2 Verilog模塊的基本概念和結(jié)構(gòu)     2.2.1 Verilog模塊的基本概念     2.2.2 Verilog HDL模塊的基本結(jié)構(gòu)   2.3 數(shù)據(jù)類型及其常量及變量   2.4 運(yùn)算符及表達(dá)式     2.4.1 算術(shù)運(yùn)算符     2.4.2 關(guān)系運(yùn)算符     2.4.3 邏輯運(yùn)算符    2.4.4 按位邏輯運(yùn)算符     2.4.5 條件運(yùn)算符     2.4.6 移位運(yùn)算符     2.4.7 拼接運(yùn)算符     2.4.8 縮減運(yùn)算符   2.5 條件語句和循環(huán)語句     2.5.1 條件語句    2.5.2 case 語句     2.5.3 while語句     2.5.4 for語句   2.6 結(jié)構(gòu)說明語句     2.6.1 initial語句     2.6.2 always語句     2.6.3 task和function語句   2.7 系統(tǒng)函數(shù)和任務(wù)     2.7.1 標(biāo)準(zhǔn)輸出任務(wù)     2.7.2 仿真控制任務(wù)     2.7.3 時間度量系統(tǒng)函數(shù)    2.7.4 文件管理任務(wù)   2.8 小結(jié) 第3章 Altera FPGA設(shè)計  3.1 Altera高密度FPGA    3.1.1 主流高端FPGA——Stratix系列     3.1.2 內(nèi)嵌高速串行收發(fā)器的FPGA Stratix GX系列  3.2 Altera的Cyclone系列低成本FPGA     3.2.1 新型可編程架構(gòu)     3.2.2 嵌入式存儲資源     3.2.3 專用外部存儲接口電路    3.2.4 支持的接口和協(xié)議     3.2.5 鎖相環(huán)的實現(xiàn)     3.2.6 I/O特性    3.2.7 Nios II嵌入式處理器    3.2.8 配置方案   3.3 Altera的MAX II系列CPLD器件   3.4 Quartus II軟件綜述     3.4.1 Quartus II軟件的特點(diǎn)及支持的器件     3.4.2 Quartus II軟件的工具及功能簡介     3.4.3 Quartus II軟件的用戶界面   3.5 設(shè)計輸入     3.5.1 建立工程     3.5.2 建立設(shè)計   3.6 綜合   3.7 布局布線   3.8 仿真  3.9 編程與配置   3.10 小結(jié)第4章 FPGA組合邏輯第5章 FPGA的硬件設(shè)計技術(shù)第6章 基于Nios II的SOPC系統(tǒng)設(shè)計第7章 Nios II的SOPC系統(tǒng)的設(shè)計實例第8章 系統(tǒng)時序邏輯設(shè)計技術(shù)第9章 基于FPGA的IP核設(shè)計技術(shù)第10章 FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計第11章 基于FPGA的硬件回路仿真器設(shè)計附錄SPIIP核代碼

章節(jié)摘錄

插圖：Quartus Ⅱ軟件的TimeQuest時序分析器和標(biāo)準(zhǔn)時序分析器可以用于分析設(shè)計中的所有邏輯，并有助于指導(dǎo)Fitter達(dá)到設(shè)計中的時序要求。用戶可以使用時序分析器產(chǎn)生的信息來分析、調(diào)試并驗證設(shè)計中的時序要求，還可以使用快速時序模型進(jìn)行時序分析，驗證最佳情況（最快速度登記的最小延時）條件下的時序。默認(rèn)情況下，時序分析作為全編譯的一部分自動運(yùn)行，它觀察和報告時序信息，如建立時間、保持時間、時鐘至輸出延時、最大時鐘頻率以及設(shè)計的其他時序特性，可以使用時序分析生成的信息分析、調(diào)試和驗證設(shè)計的時序性能。5. 仿真工具QuaRtus Ⅱ提供了Simulator工具對設(shè)計進(jìn)行功能仿真和時序仿真。功能仿真主要驗證電路功能是否符合設(shè)計要求；時序仿真包含延時信息，它能較好地反映芯片的設(shè)計工作情況。除了可以使用Quartus II集成的Simulator工具外，也可以利用第三方工具對設(shè)計進(jìn)行仿真。6. 編程／配置工具使用Quartus Ⅱ軟件成功編譯工程之后，可以對Altera器件進(jìn)行編程或配置。Quartus Ⅱ Compiler.的Assembler模塊可以生成編程文件，結(jié)合Altera編程硬件，Quartus Ⅱ Programmer工具可以對器件進(jìn)行編程或配置。此外，還可以使用Quartus ⅡProgrammer的獨(dú)立版本對器件進(jìn)行編程和配置。7. 其他工具除了上述提到的工具外，Quartus Ⅱ還提供了諸多的工具，如時序收斂工具、PowerPlay功耗分析工具、SignalTap Ⅱ邏輯分析器和工程更改管理工具等。這些工具可以為系統(tǒng)的設(shè)計、調(diào)試和優(yōu)化以及工程的管理提供強(qiáng)大的支持和幫助。此外，系統(tǒng)設(shè)計包括SOPC Builder和DSP Builder組建。Quartus Ⅱ與soPCBuilder.一起為建立SOPC設(shè)計提供標(biāo)準(zhǔn)化的圖形環(huán)境。其中，SOPC由CPU、存儲器接口、標(biāo)準(zhǔn)外圍設(shè)備和用戶自定義的外圍設(shè)備等組件組成。SOPC Builder允許選擇和白定義系統(tǒng)模塊的各個組件和接口，它將這些組件組合起來，生成對這些組件進(jìn)行實例化的單個系統(tǒng)模塊，并自動生成必要的總線邏輯。DSP Builder.可幫助用戶在易于算法應(yīng)用的開發(fā)環(huán)境中建立DSP設(shè)計的硬件表示，縮短了DSP設(shè)計周期。除了Quartus Ⅱ軟件集成的上述工具外,Quartus Ⅱ軟件還提供第三方工具的鏈接。

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