數(shù)字電路與邏輯設(shè)計(jì)

前言

　　“數(shù)字電路與邏輯設(shè)計(jì)”是各高等院校多數(shù)工科專(zhuān)業(yè)的一門(mén)必修的專(zhuān)業(yè)基礎(chǔ)課。課程的特點(diǎn)可以用“經(jīng)典”、“現(xiàn)代”來(lái)概括。“經(jīng)典”是指課程的基本概念和基本理論是非常經(jīng)典的；“現(xiàn)代”是指數(shù)字技術(shù)是現(xiàn)代發(fā)展最快的技術(shù)之一，必須以最新的數(shù)字技術(shù)成果充實(shí)到“數(shù)字電路與邏輯設(shè)計(jì)”課程和教材中來(lái)，保持課程和教材與現(xiàn)代數(shù)字技術(shù)的同步推進(jìn)?！　”緯?shū)的編寫(xiě)就是遵循了經(jīng)典和現(xiàn)代相結(jié)合的原則。對(duì)于經(jīng)典的概念、原理和方法既要保證講解深入淺出、通俗易懂，同時(shí)對(duì)于有些傳統(tǒng)的說(shuō)法作了一些修正，使概念能夠更加準(zhǔn)確。對(duì)于一些以前強(qiáng)調(diào)不夠的內(nèi)容，如緩沖器、鎖存器等，增加了篇幅，以便為后續(xù)課程的學(xué)習(xí)打下良好的基礎(chǔ)。本書(shū)保持了1990年版《數(shù)字電路與邏輯設(shè)計(jì)》文字流暢、易學(xué)易懂的風(fēng)格，力求使讀者看得懂，學(xué)得會(huì)?！　≡诹D使得本書(shū)符合現(xiàn)代數(shù)字技術(shù)發(fā)展要求方面，做了以下幾方面的工作。首先是引入了硬件描述語(yǔ)言（VHDL）及相應(yīng)的技術(shù)。VHDL描述是用一章的篇幅來(lái)介紹的，內(nèi)容上是3個(gè)獨(dú)立的部分：語(yǔ)言基礎(chǔ)、組合電路描述和時(shí)序電路描述。在教學(xué)使用時(shí)可以分散在其他相應(yīng)章節(jié)后面來(lái)講，也可以集中來(lái)講，或者根據(jù)實(shí)驗(yàn)的需要來(lái)選用。本書(shū)所使用的VHDL例子，全部在Quartus II平臺(tái)上進(jìn)行了驗(yàn)證，并給出了仿真波形?！　∑浯问且肓诉壿嫹抡妗＿壿嫹抡娌粌H僅是重要的設(shè)計(jì)技術(shù)，也是一種現(xiàn)代的學(xué)習(xí)方法。書(shū)中對(duì)于許多組合和時(shí)序電路都給出了輸入和輸出的仿真波形，非常有利于讀者直觀(guān)地感知理論分析的結(jié)果，并且從理論與實(shí)際結(jié)果的差別上進(jìn)一步學(xué)習(xí)正確的分析方法。

內(nèi)容概要

　　《數(shù)字電路與邏輯設(shè)計(jì)》是普通高等教育“十一五”國(guó)家級(jí)規(guī)劃教材?！稊?shù)字電路與邏輯設(shè)計(jì)》系統(tǒng)地介紹了數(shù)字電路與邏輯設(shè)計(jì)的基本概念及分析和設(shè)計(jì)方法?！稊?shù)字電路與邏輯設(shè)計(jì)》的編寫(xiě)本著經(jīng)典和現(xiàn)代相結(jié)合的原則，對(duì)于經(jīng)典的概念、原理和方法進(jìn)行準(zhǔn)確的、深入淺出的講解；對(duì)于現(xiàn)代的數(shù)字技術(shù)和設(shè)計(jì)方法，則是有針對(duì)性地選擇了一些最新的設(shè)計(jì)理念和方法。《數(shù)字電路與邏輯設(shè)計(jì)》普遍采用了邏輯仿真的波形圖，使得分析和設(shè)計(jì)的結(jié)果更有真實(shí)感。全書(shū)共分9章，包括數(shù)字電路中的數(shù)和編碼、邏輯代數(shù)基礎(chǔ)、集成門(mén)電路、組合邏輯電路的分析和設(shè)計(jì)、集成觸發(fā)器、時(shí)序邏輯電路的分析和設(shè)計(jì)、大規(guī)模數(shù)字集成電路、數(shù)/模和模/數(shù)轉(zhuǎn)換、VHDL描述邏輯電路等內(nèi)容?！稊?shù)字電路與邏輯設(shè)計(jì)》可作為高等院校通信、信息、電子工程、計(jì)算機(jī)、自動(dòng)化等相關(guān)專(zhuān)業(yè)的本科教材，也可供相關(guān)專(zhuān)業(yè)的研究生和工程技術(shù)人員閱讀參考。

書(shū)籍目錄

第1章 數(shù)字電路中的數(shù)和編碼1.1 十進(jìn)制數(shù)的二進(jìn)制編碼1.1.1 有權(quán)碼和無(wú)權(quán)碼1.1.2 格雷碼1.1.3 二-十進(jìn)制碼的運(yùn)算1.2 用補(bǔ)碼表示負(fù)數(shù)1.2.1 補(bǔ)碼1.2.2 補(bǔ)碼加法本章小結(jié)習(xí)題和思考題第2章 數(shù)字邏輯基礎(chǔ)2.1 邏輯變量和邏輯函數(shù)2.1.1 邏輯變量和邏輯系統(tǒng)2.1.2 基本邏輯運(yùn)算和布爾代數(shù)公理2.1.3 其他常用邏輯運(yùn)算2.2 布爾代數(shù)的定律和規(guī)則2.2.1 布爾代數(shù)的基本定律2.2.2 布爾代數(shù)的常用公式2.2.3 布爾代數(shù)的三個(gè)規(guī)則2.3 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式2.3.1 邏輯函數(shù)的最小項(xiàng)表達(dá)式2.3.2 邏輯函數(shù)的最大項(xiàng)表達(dá)式2.3.3 最小項(xiàng)表達(dá)式和最大項(xiàng)表達(dá)式的關(guān)系2.3.4 非標(biāo)準(zhǔn)表達(dá)式到標(biāo)準(zhǔn)表達(dá)式的轉(zhuǎn)換2.3.5 任意項(xiàng)及其表示2.4 代數(shù)法化簡(jiǎn)邏輯函數(shù)2.4.1 邏輯函數(shù)化簡(jiǎn)的標(biāo)準(zhǔn)2.4.2 代數(shù)化簡(jiǎn)法2.5 卡諾圖法化簡(jiǎn)邏輯函數(shù)2.5.1 卡諾圖及其構(gòu)成2.5.2 卡諾圖化簡(jiǎn)邏輯函數(shù)的基本原理2.5.3 如何將邏輯函數(shù)填入卡諾圖2.5.4 卡諾圖化簡(jiǎn)的步驟及舉例2.6 硬件描述語(yǔ)言及邏輯仿真2.6.1 硬件描述語(yǔ)言2.6.2 邏輯仿真本章小結(jié)習(xí)題和思考題第3章 集成邏輯門(mén)電路3.1 數(shù)字集成電路的發(fā)展3.2 二極管門(mén)電路3.2.1 二極管與門(mén)3.2.2 二極管或門(mén)電路3.2.3 正邏輯和負(fù)邏輯3.3 三極管反相器3.3.1 三極管非門(mén)電路3.3.2 三極管反相器的負(fù)載電流3.4 TTL集成邏輯門(mén)電路3.4.1 TTL集成與非門(mén)3.4.2 TTL邏輯門(mén)的特性參數(shù)3.5 其他TTL集成門(mén)電路3.5.1 74系列集成電路3.5.2 抗飽和TTL電路3.5.3 TTL或非門(mén)電路3.5.4 集電極開(kāi)路門(mén)3.5.5 TTL三態(tài)門(mén)3.6 CMOS集成電路3.6.1 CMOS反相器3.6.2 其他CMOS邏輯電路3.6.3 CMOS漏極開(kāi)路門(mén)和三態(tài)門(mén)3.6.4 CMOS傳輸門(mén)3.6.5 CMOS集成電路的使用3.7 ECL集成電路3.7.1 基本ECL門(mén)的組成3.7.2 ECL電路的特點(diǎn)本章小結(jié)習(xí)題和思考題第4章 組合邏輯電路的分析和設(shè)計(jì)4.1 組合邏輯電路的特點(diǎn)4.2 組合邏輯電路的分析4.2.1 組合邏輯電路的分析步驟4.2.2 組合邏輯電路分析舉例4.3 組合邏輯電路的設(shè)計(jì)4.3.1 組合邏輯電路的設(shè)計(jì)步驟4.3.2 組合邏輯電路的實(shí)現(xiàn)方式4.3.3 組合邏輯電路設(shè)計(jì)舉例4.4 中規(guī)模組合邏輯電路4.4.1 加法器和減法器4.4.2 編碼器4.4.3 譯碼器4.4.4 數(shù)據(jù)選擇器4.4.5 數(shù)值比較器4.4.6 奇偶校驗(yàn)器/發(fā)生器4.4.7 中規(guī)模組合電路用于邏輯設(shè)計(jì)4.5 組合邏輯電路的競(jìng)爭(zhēng)和冒險(xiǎn)4.5.1 冒險(xiǎn)的分類(lèi)4.5.2 冒險(xiǎn)的識(shí)別和消除本章小結(jié)習(xí)題和思考題第5章 集成觸發(fā)器5.1 時(shí)序邏輯電路的特點(diǎn)5.2 觸發(fā)器的基本特性及其記憶作用5.3 電位型觸發(fā)器5.3.1 基本RS觸發(fā)器5.3.2 可控RS觸發(fā)器5.3.3 其他可控觸發(fā)器5.3.4 電位型觸發(fā)器的局限性5.3.5 電位型觸發(fā)器的應(yīng)用：鎖存器5.4 鐘控型觸發(fā)器5.4.1 主從觸發(fā)器5.4.2 邊沿觸發(fā)器5.5 觸發(fā)器的邏輯符號(hào)5.6 CMOS觸發(fā)器5.6.1 帶使能端D觸發(fā)器5.6.2 CMOS主從D觸發(fā)器5.6.3 CMOS JK觸發(fā)器5.7 觸發(fā)器的轉(zhuǎn)換5.8 集成觸發(fā)器的時(shí)間參數(shù)5.8.1 建立時(shí)間和保持時(shí)間5.8.2 時(shí)鐘信號(hào)的時(shí)間參數(shù)5.9 鐘控觸發(fā)器構(gòu)成的常用時(shí)序電路5.9.1 寄存器5.9.2 移位寄存器5.9.3 計(jì)數(shù)器本章小結(jié)習(xí)題和思考題第6章 時(shí)序邏輯電路的分析和設(shè)計(jì)6.1 時(shí)序電路的分類(lèi)和描述6.1.1 時(shí)序電路的一般分類(lèi)6.1.2 同步時(shí)序電路的分類(lèi)6.1.3 同步時(shí)序電路的描述6.2 常用同步時(shí)序電路的分析6.2.1 同步時(shí)序電路分析的步驟6.2.2 同步計(jì)數(shù)器的分析6.2.3 移位寄存器及其應(yīng)用電路的分析6.3 常用時(shí)序電路的設(shè)計(jì)6.3.1 基本的設(shè)計(jì)步驟6.3.2 同步計(jì)數(shù)器的設(shè)計(jì)6.3.3 序列信號(hào)發(fā)生器6.3.4 M序列發(fā)生器6.4 異步計(jì)數(shù)器6.4.1 異步計(jì)數(shù)器的基本形式6.4.2 異步計(jì)數(shù)器的分析6.5 中規(guī)模時(shí)序集成電路6.5.1 中規(guī)模集成計(jì)數(shù)器6.5.2 中規(guī)模計(jì)數(shù)器的應(yīng)用6.5.3 中規(guī)模移位寄存器6.5.4 中規(guī)模移位寄存器的應(yīng)用6.6 一般時(shí)序電路的分析6.6.1 一般時(shí)序電路的特點(diǎn)6.6.2 一般時(shí)序電路分析舉例6.7 一般時(shí)序電路的設(shè)計(jì)6.7.1 設(shè)計(jì)步驟6.7.2 狀態(tài)表的建立6.7.3 狀態(tài)表的簡(jiǎn)化6.7.4 狀態(tài)分配本章小結(jié)習(xí)題和思考題第7章 大規(guī)模數(shù)字集成電路7.1 大規(guī)模數(shù)字集成電路概述7.1.1 大規(guī)模集成電路的分類(lèi)7.1.2 專(zhuān)用集成電路的分類(lèi)7.1.3 可編程邏輯器件及其發(fā)展7.1.4 PLD的分類(lèi)7.1.5 PLD的性能特點(diǎn)7.2 存儲(chǔ)器7.2.1 隨機(jī)存儲(chǔ)器7.2.2 只讀存儲(chǔ)器7.2.3 ROM作為邏輯器件7.2.4 存儲(chǔ)器容量的擴(kuò)展7.3 可編程邏輯陣列7.3.1 PLA結(jié)構(gòu)的特點(diǎn)7.3.2 用PLA設(shè)計(jì)邏輯電路7.4 可編程陣列邏輯7.4.1 PAL的邏輯結(jié)構(gòu)7.4.2 PAL芯片示例7.5 通用陣列邏輯7.5.1 GAL和PAL的區(qū)別7.5.2 輸出邏輯宏單元7.5.3 GAL芯片示例7.6 復(fù)雜可編程邏輯器件7.6.1 CPLD器件的基本體系結(jié)構(gòu)7.6.2 CPLD器件結(jié)構(gòu)舉例7.6.3 宏單元的構(gòu)成7.6.4 PIA和I/O控制塊7.6.5 CPLD產(chǎn)品舉例7.7 現(xiàn)場(chǎng)可編程門(mén)陣列7.7.1 FPGA芯片的基本結(jié)構(gòu)7.7.2 Altera公司FPGA芯片基本結(jié)構(gòu)7.7.3 邏輯陣列塊7.7.4 邏輯單元7.7.5 嵌入式RAM塊7.7.6 輸入輸出單元7.7.7 FPGA芯片的編程7.7.8 FPGA產(chǎn)品舉例7.8 CPLD和FPGA的比較本章小結(jié)習(xí)題和思考題第8章 數(shù)模和模數(shù)轉(zhuǎn)換8.1 數(shù)模轉(zhuǎn)換器8.1.1 數(shù)模轉(zhuǎn)換器的基本要求8.1.2 數(shù)模轉(zhuǎn)換器的主要參數(shù)8.1.3 數(shù)模轉(zhuǎn)換器的一般框圖8.1.4 權(quán)電阻網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換器8.1.5 倒T形網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換器8.1.6 權(quán)電流源網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換器8.1.7 單電流源網(wǎng)絡(luò)數(shù)模轉(zhuǎn)換器8.1.8 數(shù)模轉(zhuǎn)換器的選用8.2 模數(shù)轉(zhuǎn)換器8.2.1 模數(shù)轉(zhuǎn)換的一般過(guò)程8.2.2 模數(shù)轉(zhuǎn)換器的主要參數(shù)8.2.3 逐次比較型模數(shù)轉(zhuǎn)換器8.2.4 雙積分型模數(shù)轉(zhuǎn)換器8.2.5 并聯(lián)比較型模數(shù)轉(zhuǎn)換器8.2.6 ∑-Δ模數(shù)轉(zhuǎn)換器8.2.7 流水線(xiàn)型模數(shù)轉(zhuǎn)換器8.2.8 模數(shù)轉(zhuǎn)換器的選用本章小結(jié)習(xí)題和思考題第9章 VHDL描述邏輯電路9.1 基于硬件描述語(yǔ)言的設(shè)計(jì)過(guò)程9.1.1 VHDL的基本特點(diǎn)9.1.2 設(shè)計(jì)過(guò)程9.1.3 Quartus II設(shè)計(jì)軟件9.2 VHDL描述的基本結(jié)構(gòu)9.2.1 實(shí)體描述9.2.2 結(jié)構(gòu)體描述9.2.3 VHDL的3種描述9.3 數(shù)據(jù)類(lèi)型、運(yùn)算符和表達(dá)式9.3.1 枚舉類(lèi)型9.3.2 數(shù)組類(lèi)型9.3.3 VHDL運(yùn)算符9.3.4 常量的定義9.3.5 VHDL表達(dá)式9.4 VHDL的庫(kù)和包9.4.1 VHDL庫(kù)的種類(lèi)和使用9.4.2 程序包9.4.3 庫(kù)和程序包的引用9.5 數(shù)據(jù)流描述9.5.1 并行賦值語(yǔ)句9.5.2 條件賦值語(yǔ)句9.5.3 選擇信號(hào)賦值語(yǔ)句9.6 性能描述9.6.1 PROCESS語(yǔ)句9.6.2 信號(hào)和變量賦值語(yǔ)句9.6.3 分支語(yǔ)句9.6.4 循環(huán)語(yǔ)句9.7 結(jié)構(gòu)描述9.7.1 部件聲明語(yǔ)句9.7.2 部件描述語(yǔ)句9.8 VHDL描述組合邏輯電路9.8.1 譯碼電路的描述9.8.2 編碼器的描述9.9 觸發(fā)器的VHDL描述9.9.1 電位型觸發(fā)器的VHDL描述9.9.2 鐘控型觸發(fā)器的VHDL描述9.10 時(shí)序部件的VHDL描述9.10.1 計(jì)數(shù)器的VHDL描述9.10.2 移位寄存器的VHDL描述9.10.3 時(shí)序機(jī)的VHDL描述本章小結(jié)習(xí)題和思考題參考文獻(xiàn)

章節(jié)摘錄

　　第1章　數(shù)字電路中的數(shù)和編碼　　數(shù)字電路中要用到不同數(shù)制中的數(shù)，女n---進(jìn)制數(shù)、十進(jìn)制數(shù)等。對(duì)于這些不同數(shù)制的數(shù)以及它們之間的互相轉(zhuǎn)換，應(yīng)該在計(jì)算機(jī)基礎(chǔ)課程中有詳細(xì)介紹，這里不再重復(fù)?！　?shù)字電路中要使用不同的二進(jìn)制代碼來(lái)表示十進(jìn)制數(shù)，需要掌握相應(yīng)的編碼知識(shí)。此外，數(shù)字電路中還要用到負(fù)數(shù)在機(jī)器中的表示方法，以便方便地構(gòu)成加法器/減法器等最基本的運(yùn)算電路。通過(guò)本章學(xué)習(xí)，應(yīng)掌握：　　十進(jìn)制數(shù)的二進(jìn)制編碼；　　用補(bǔ)碼表示負(fù)數(shù)及其相應(yīng)的運(yùn)算?！　?.1　十進(jìn)制數(shù)的二進(jìn)制編碼　　數(shù)字電路和計(jì)算機(jī)中最常用的是二進(jìn)制數(shù)，有時(shí)候也會(huì)使用十進(jìn)制數(shù)。但是0～9這樣的：十進(jìn)制數(shù)在二值的數(shù)字電路中是不能直接輸入和運(yùn)算的，需要用某種二進(jìn)制代碼表示以后才可以操作。　　用一組特定的二進(jìn)制代碼來(lái)表示一組特定的事物，稱(chēng)為二進(jìn)制編碼。一組字符、一組顏色、一批貨物、一隊(duì)參賽隊(duì)員，等等，都可以是二進(jìn)制編碼的對(duì)象。

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