Verilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程

前言

　　HDL（HardwareDescriptionLanguage，硬件描述語(yǔ)言）是伴隨著集成電路設(shè)計(jì)復(fù)雜度和集成度的急劇上升而出現(xiàn)的?！　∮布こ處焸兛傄?huà)電路圖，用一個(gè)個(gè)小元件搭出或大或小的系統(tǒng)原理圖。當(dāng)電路圖中的元件多達(dá)百個(gè)以上時(shí)，無(wú)論是畫(huà)圖還是分析都會(huì)有一定的難度。同樣的情形也發(fā)生在集成電路設(shè)計(jì)中，當(dāng)一個(gè)芯片內(nèi)必須包含上萬(wàn)個(gè)甚至幾十萬(wàn)、幾百萬(wàn)個(gè)晶體管時(shí)（目前面市的頻率最高的CPU芯片內(nèi)已經(jīng)集成了近2億個(gè)晶體管），用原理圖的方式來(lái)設(shè)計(jì)和管理顯然是“不可能的任務(wù)”。于是出現(xiàn)了HDL設(shè)計(jì)方法，就像20世紀(jì)70年代高級(jí)編程語(yǔ)言迅速取代匯編語(yǔ)言一樣，從20世紀(jì)90年代以來(lái)，HDL逐漸取代了門(mén)級(jí)原理圖設(shè)計(jì)方法。　　VerilogHDL是1983年由位于英格蘭阿克頓市的GDA公司開(kāi)發(fā)出來(lái)的。VerilogHDL的具體物理建模能力強(qiáng)，語(yǔ)法類(lèi)似c語(yǔ)言，容易學(xué)習(xí)。Verilog在工業(yè)界被應(yīng)用廣泛，美國(guó)大多數(shù)公司的RTL級(jí)代碼都是用Verilog寫(xiě)的?！　”緯?shū)主要針對(duì)初學(xué)者，在內(nèi)容安排上主要以語(yǔ)法講解和程序分析為主，并沒(méi)有介紹復(fù)雜系統(tǒng)的設(shè)計(jì)方法。初學(xué)者應(yīng)當(dāng)從本書(shū)的基本結(jié)構(gòu)和方法出發(fā)，打好基礎(chǔ)，一旦成為一個(gè)熟練的設(shè)計(jì)師，就會(huì)發(fā)現(xiàn)Verilog只是一個(gè)工具，而對(duì)系統(tǒng)功能的考慮和時(shí)序的精細(xì)設(shè)計(jì)才是最需要設(shè)計(jì)人員考慮的?！　”緯?shū)的寫(xiě)作目標(biāo)是讓初學(xué)者順利入門(mén)，希望您在閱讀本書(shū)的過(guò)程中逐漸了解到VerilogHDL，是什么、如何寫(xiě)、如何用，面對(duì)一段寫(xiě)好的程序能夠做出正確分析，最終掌握設(shè)計(jì)流程和建模方法。　　VerilogHDL發(fā)展至今20多年積累的文檔、書(shū)籍和各種資料可謂不計(jì)其數(shù)，本書(shū)作者試圖從這些資料中，找到更好的也是更適合初學(xué)者學(xué)習(xí)的內(nèi)容，用一種更好的組織方式，呈現(xiàn)給讀者，讓讀者從中受益?！　〈罅渴褂脤?shí)例并帶有詳細(xì)的注釋和分析是本書(shū)的最大特點(diǎn)。書(shū)中提供大量程序?qū)嵗?，目的不僅僅是讓讀者在學(xué)習(xí)階段理解它們的建模方法和技巧，而且可以在設(shè)計(jì)階段把其中很多程序片段直接拿來(lái)使用，從而節(jié)省時(shí)間?！　?shí)踐是學(xué)好編程語(yǔ)言的最佳途徑，所以建議讀者在學(xué)習(xí)之余盡量能多動(dòng)手編程并做仿真。如果您能把本書(shū)給出的實(shí)例全都調(diào)試一次，一定可以事半功倍?！　”緯?shū)由吳戈編寫(xiě)，參加資料整理的還有何偉、張兵、劉兆宏、季建華、劉福剛、趙文革、黃弦、鄧玉春、曾慶華、石昀、朱元斌、錢(qián)文杰、陳功杰、汪洪、劉超、鐘曉媛等，在此一并表示感謝！

內(nèi)容概要

　　《Verilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程》分3部分，第1部分(第1-6章)是語(yǔ)法部分，詳細(xì)講解Verilog HDL語(yǔ)法知識(shí)和基本應(yīng)用；第2部分(第7-9章)是實(shí)例部分，通過(guò)從已公布的成熟源代碼中精選的50多個(gè)最具代表性的建模實(shí)例，輔以框圖和詳細(xì)注釋幫助讀者理解程序，從而學(xué)習(xí)典型電路單元的建模方法；第3部分(第10章)是系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)，為初學(xué)者展示了一個(gè)小型系統(tǒng)的詳細(xì)設(shè)計(jì)流程?！　　禫erilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程》內(nèi)容豐富、實(shí)用性強(qiáng)，適合高等院校相關(guān)專(zhuān)業(yè)高年級(jí)學(xué)生和研究生學(xué)習(xí)和閱讀，對(duì)參加相關(guān)工作的工程技術(shù)人員也有很強(qiáng)的參考價(jià)值。

書(shū)籍目錄

第1章　初識(shí)Verilog HDL1.1　什么是Verilog HDL1.2　主要功能1.3　設(shè)計(jì)流程1.4　基本結(jié)構(gòu)1.4.1　模塊的概念1.4.2　模塊調(diào)用1.4.3　測(cè)試模塊1.5　程序設(shè)計(jì)基礎(chǔ)1.5.1　程序格式1.5.2　注釋語(yǔ)句1.5.3　標(biāo)識(shí)符和關(guān)鍵詞1.5.4　參數(shù)聲明1.5.5　預(yù)處理指令第2章　數(shù)據(jù)類(lèi)型與表達(dá)式2.1　數(shù)據(jù)類(lèi)型2.1.1　常量2.1.2　變量2.2　表達(dá)式2.2.1　操作數(shù)2.2.2　操作符第3章　行為建模方法3.1　數(shù)據(jù)流行為建模3.1.1　連續(xù)賦值語(yǔ)句3.1.2　線(xiàn)網(wǎng)聲明賦值3.1.3　時(shí)延的概念3.1.4　線(xiàn)網(wǎng)時(shí)延3.1.5　用數(shù)據(jù)流建模方式實(shí)現(xiàn)1位全加器3.2　順序行為建模3.2.1　過(guò)程結(jié)構(gòu)語(yǔ)句3.2.2　時(shí)序控制3.2.3　語(yǔ)句塊3.2.4　過(guò)程性賦值3.2.5　if語(yǔ)句3.2.6　case語(yǔ)句3.2.7　循環(huán)語(yǔ)句3.2.8　握手協(xié)議實(shí)例第4章　結(jié)構(gòu)建模方法4.1　Verilog HDL內(nèi)置基元4.1.1　內(nèi)置基本門(mén)4.1.2　上拉、下拉電阻4.1.3　MOS開(kāi)關(guān)4.1.4　雙向開(kāi)關(guān)4.1.5　給基元定義時(shí)延4.1.6　描述實(shí)例數(shù)組4.1.7　內(nèi)置基元建模實(shí)例4.2　用戶(hù)定義基元4.2.1　UDP的定義4.2.2　組合電路UDP4.2.3　時(shí)序電路UDP4.2.4　Verilog HDL速記符號(hào)4.2.5　電平觸發(fā)和邊沿觸發(fā)混合的UDP4.3　模塊實(shí)例化4.3.1　端口關(guān)聯(lián)方式4.3.2　懸空端口4.3.3　端口匹配4.3.4　模塊參數(shù)值4.3.5　建模實(shí)例4.4　行為描述和結(jié)構(gòu)描述的混合使用第5章　任務(wù)、函數(shù)及其他5.1　任務(wù)5.1.1　任務(wù)定義5.1.2　任務(wù)調(diào)用5.2　函數(shù)5.2.1　函數(shù)定義5.2.2　函數(shù)調(diào)用5.3　系統(tǒng)任務(wù)和函數(shù)5.3.1　顯示任務(wù)5.3.2　文件輸入/輸出任務(wù)5.3.3　時(shí)間標(biāo)度任務(wù)5.3.4　仿真控制任務(wù)5.3.5　時(shí)序驗(yàn)證任務(wù)5.3.6　仿真時(shí)間函數(shù)5.3.7　實(shí)數(shù)變換函數(shù)5.3.8　隨機(jī)函數(shù)5.4　其他重要概念5.4.1　禁止語(yǔ)句5.4.2　命名事件5.4.3　層次路徑名5.4.4　共享任務(wù)和函數(shù)5.4.5　VCD文件5.4.6　指定塊5.4.7　強(qiáng)度第6章　編寫(xiě)測(cè)試程序6.1　測(cè)試模塊6.2　產(chǎn)生輸入信號(hào)6.2.1　特定值序列6.2.2　重復(fù)模式6.3　從文本文件中讀取向量6.4　向文本文件中寫(xiě)入向量6.5　測(cè)試程序?qū)嵗?.5.1　半加器6.5.2　5位計(jì)數(shù)器6.5.3　2選1選擇器6.5.4　2-4解碼器6.5.5　D觸發(fā)器第7章　初級(jí)建模實(shí)例7.1　觸發(fā)器7.1.1　上升沿觸發(fā)器7.1.2　帶異步復(fù)位端的上升沿觸發(fā)器7.1.3　帶異步置位端的上升沿觸發(fā)器7.1.4　帶異步復(fù)位端和異步置位端的上升沿觸發(fā)器7.1.5　帶同步復(fù)位端的上升沿觸發(fā)器7.1.6　帶同步置位端的上升沿觸發(fā)器7.1.7　帶異步復(fù)位端和輸出使能端的上升沿觸發(fā)器7.2　鎖存器7.2.1　帶使能端的鎖存器7.2.2　可異步選通數(shù)據(jù)的鎖存器7.2.3　可選通使能端的鎖存器7.2.4　帶異步復(fù)位端的鎖存器7.3　編碼器7.4　解碼器7.5　多路數(shù)據(jù)選擇器7.5.1　用if-else構(gòu)造的4選1選擇器7.5.2　用case構(gòu)造的4選1選擇器7.5.3　用case構(gòu)造的12選1選擇器7.5.4　帶忽略位的多路選擇器7.6　計(jì)數(shù)器7.6.1　帶計(jì)數(shù)使能端和異步復(fù)位端的8位計(jì)數(shù)器7.6.2　可設(shè)定計(jì)數(shù)輸出并帶異步復(fù)位端的8位計(jì)數(shù)器7.6.3　可設(shè)定計(jì)數(shù)輸出并帶使能端、進(jìn)位端和復(fù)位端的8位計(jì)數(shù)器7.7　輸入輸出緩沖器7.7.1　三態(tài)緩沖器7.7.2　雙向緩沖器7.8　加法器7.8.1　半加器7.8.2　全加器7.8.3　串行進(jìn)位加法器7.8.4　超前進(jìn)位加法器7.9　移位寄存器7.10　頻率轉(zhuǎn)換器7.11　模數(shù)轉(zhuǎn)換器第8章　高級(jí)建模實(shí)例8.1　狀態(tài)機(jī)建模8.1.1　乘法器狀態(tài)機(jī)8.1.2　交互狀態(tài)機(jī)8.1.3　Moore型有限狀態(tài)機(jī)8.1.4　Mealy型有限狀態(tài)機(jī)8.2　序列檢測(cè)器8.3　FIFO(先入先出電路)8.3.1　16×16FIFO8.3.2　4×16FIFO8.4　UART(通用異步收發(fā)器)第9章　程序綜合實(shí)例9.1　可綜合設(shè)計(jì)9.1.1　綜合的概念9.1.2　可綜合9.1.3　可綜合及不可綜合的結(jié)構(gòu)9.2　綜合實(shí)例9.2.1　組合邏輯電路9.2.2　時(shí)序邏輯電路9.2.3　存儲(chǔ)器9.2.4　布爾方程9.2.5　有限狀態(tài)機(jī)9.2.6　通用移位寄存器9.2.7　算術(shù)邏輯單元(ALU)9.2.8　二進(jìn)制計(jì)數(shù)器9.2.9　加法器9.2.10　數(shù)值比較器9.2.11　解碼器9.2.12　三態(tài)門(mén)9.2.13　序列檢測(cè)器第10章　系統(tǒng)設(shè)計(jì)實(shí)戰(zhàn)10.1　系統(tǒng)功能分析10.1.1　計(jì)算機(jī)的基本結(jié)構(gòu)10.1.2　典型微處理器系統(tǒng)結(jié)構(gòu)及工作原理10.1.3　普通計(jì)算器的基本結(jié)構(gòu)10.2　系統(tǒng)設(shè)計(jì)規(guī)劃10.2.1　系統(tǒng)功能模塊劃分10.2.2　鍵盤(pán)輸入模塊10.2.3　寄存器組10.2.4　算術(shù)邏輯單元10.2.5　顯示部分10.2.6　系統(tǒng)結(jié)構(gòu)10.3　程序設(shè)計(jì)與仿真10.3.1　鍵盤(pán)輸入模塊程序與仿真10.3.2　ALU模塊程序與仿真10.3.3　顯示部分程序與仿真10.3.4　頂層模塊程序設(shè)計(jì)10.4　邏輯綜合

章節(jié)摘錄

　　VeiilogHDL是一種硬件描述語(yǔ)言，可以在算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次上對(duì)數(shù)字系統(tǒng)建模。　　VerilogHDL可以描述設(shè)計(jì)的行為特性、數(shù)據(jù)流特性、結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。此外，VerilogHDL提供了編程語(yǔ)言接口，通過(guò)該接口用戶(hù)可以在模擬、驗(yàn)證期間從外部訪(fǎng)問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行?！　eillogHDL不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用VerilogHDL仿真器進(jìn)行驗(yàn)證。VetilogHDL從C語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)，所以從形式上看VerilogHDL和C語(yǔ)言有很多相似之處。雖然VeillogHDL有一些不太容易理解的擴(kuò)展功能，但是VerilogHDL的核心子集非常易于學(xué)習(xí)和使用，而且對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)核心子集已經(jīng)足夠用了。完整的VeillogHDL足以對(duì)最復(fù)雜的芯片和完整的電子系統(tǒng)進(jìn)行描述?！　?．2 主要功能　　作為一種硬件描述語(yǔ)言，VerilogHDL可以直接描述硬件結(jié)構(gòu)，也可以通過(guò)描述系統(tǒng)行為實(shí)現(xiàn)建模。VerilogHDL的主要特點(diǎn)和功能有：描述基本邏輯門(mén)，如and、or和nand等基本邏輯門(mén)都內(nèi)置在語(yǔ)言中，可以直接調(diào)用。描述基本開(kāi)關(guān)模型，如nlrlos、pmos和cmos等基本開(kāi)關(guān)都可以直接調(diào)用。允許用戶(hù)定義基元（uDP），這種方式靈活而有效，用戶(hù)定義的基元既可以是組合邏輯也可以是時(shí)序邏輯?？梢灾付ㄔO(shè)計(jì)中的端口到端口的時(shí)延、路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查?？刹捎枚喾N方式進(jìn)行建模。這些方式包括順序行為描述方式——使用過(guò)程化結(jié)構(gòu)建模，數(shù)據(jù)流行為方式——使用連續(xù)賦值語(yǔ)句方式建模，結(jié)構(gòu)化方式——使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。

編輯推薦

　　VerilogHDL發(fā)展至今20多年中積累的文檔、書(shū)籍和各種資料可謂不計(jì)其數(shù)，《Verilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程》力圖從這些資料中，找到適合初學(xué)者學(xué)習(xí)的內(nèi)容，用一種更好的組織方式，將之呈現(xiàn)給讀者?！　∫哉Z(yǔ)法講解和程序分析為主，告訴讀者VerilogHDL是什么、如何寫(xiě)、如何用，面對(duì)一段寫(xiě)好的程序如何做出正確分析，并最終掌握設(shè)計(jì)流程和建模方法。　　實(shí)例豐富、注釋和分析詳盡，可以在設(shè)計(jì)階段直接使用書(shū)上的程序，從而節(jié)省時(shí)間?！　〗ㄗh讀者在學(xué)習(xí)之余盡量多動(dòng)手編程并做仿真。如果能把《Verilog HDL與數(shù)字系統(tǒng)設(shè)計(jì)簡(jiǎn)明教程》給出的實(shí)例全都調(diào)試一次，一定可以事半功倍。

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