設(shè)計(jì)與驗(yàn)證Verilog HDL

內(nèi)容概要

　　本書以實(shí)例講解的方式對(duì)HDL語言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設(shè)計(jì)流程、語法及建模方式等內(nèi)容；第4章至第6章主要討論如何合理地使用Verilog HDL語言描述高性能的可綜合電路；第7章和第8章重點(diǎn)介紹了如何編寫測(cè)試激勵(lì)以及Verilog的仿真原理；第9章展望HDL語言的發(fā)展趨勢(shì)?！　”緯溆幸粡埞獗P，光盤中收錄了書中示例的工程文件、設(shè)計(jì)源文件及說明文件等。另外為了配合讀者進(jìn)一步學(xué)習(xí)，光盤中還提供了Verilog 1995和Verilog 2001這兩個(gè)版本的IEEE標(biāo)準(zhǔn)文獻(xiàn)，讀者可以從中查閱Verilog的語法細(xì)節(jié)?！　”緯鴩@設(shè)計(jì)和驗(yàn)證兩大主題展開討論，內(nèi)容豐富，實(shí)用性強(qiáng)，可作為高等院校通信工程、電子工程、計(jì)算機(jī)、微電子和半導(dǎo)體等相關(guān)專業(yè)的教材，也可作為硬件工程師和IC工程師的參考書。

書籍目錄

第1章　HDL設(shè)計(jì)方法簡(jiǎn)介　11.1　設(shè)計(jì)方法的變遷　11.2　Verilog語言的特點(diǎn)　21.2.1　Verilog的由來　21.2.2　HDL與原理圖　21.2.3　Verilog和 VHDL　31.2.4　Verilog和C語言　41.3　HDL的設(shè)計(jì)與驗(yàn)證流程　51.4　問題與思考　7第2章　Verilog語言基礎(chǔ)　92.1　Top-Down和Bottom-Up　92.2　Verilog的3種描述方法　102.2.1　實(shí)例　102.2.2　3種描述方法　132.3　基本詞法　142.4　模塊和端口　152.5　編譯指令　162.6　邏輯值與常量　172.6.1　邏輯值　172.6.2　常量　182.7　變量類型　192.7.1　線網(wǎng)類型　192.7.2　寄存器類型　192.7.3　變量的物理含義　202.7.4　驅(qū)動(dòng)和賦值　202.8　參數(shù)　222.9　Verilog中的并發(fā)與順序　222.10　操作數(shù)、操作符和表達(dá)式　232.10.1　操作符　232.10.2　二進(jìn)制數(shù)值　262.10.3　操作數(shù)　262.11　系統(tǒng)任務(wù)和系統(tǒng)函數(shù)　282.11.1　顯示任務(wù)　282.11.2　文件輸入/輸出任務(wù)　282.11.3　其他系統(tǒng)任務(wù)和系統(tǒng)函數(shù)　292.12　小結(jié)　292.13　問題與思考　29第3章　描述方式和設(shè)計(jì)層次　313.1　描述方式　313.2　數(shù)據(jù)流描述　313.2.1　數(shù)據(jù)流　313.2.2　連續(xù)賦值語句　313.2.3　延時(shí)　333.2.4　多驅(qū)動(dòng)源線網(wǎng)　343.3　行為描述　363.3.1　行為描述的語句格式　363.3.2　過程賦值語句　403.3.3　語句組　433.3.4　高級(jí)編程語句　443.4　結(jié)構(gòu)化描述　503.4.1　實(shí)例化模塊的方法　523.4.2　參數(shù)化模塊　533.5　設(shè)計(jì)層次　573.5.1　系統(tǒng)級(jí)和行為級(jí)　573.5.2　RTL級(jí)　593.5.3　門級(jí)　603.5.4　晶體管級(jí)　603.5.5　混合描述　603.6　實(shí)例：CRC計(jì)算與校驗(yàn)電路　603.6.1　CRC10校驗(yàn)，行為級(jí)　613.6.2　CRC10計(jì)算電路，RTL級(jí)　623.7　小結(jié)　643.8　問題與思考　64第4章　RTL概念與RTL級(jí)建?！?54.1　RTL與綜合的概念　654.2　RTL級(jí)設(shè)計(jì)的基本要素和步驟　654.3　常用的RTL級(jí)建?！?74.3.1　阻塞賦值、非阻塞賦值和連續(xù)賦值　674.3.2　寄存器電路建?！?84.3.3　組合邏輯建模　704.3.4　雙向端口與三態(tài)信號(hào)建?！?24.3.5　Mux建?！?34.3.6　存儲(chǔ)器建模　744.3.7　簡(jiǎn)單的時(shí)鐘分頻電路　754.3.8　串并轉(zhuǎn)換建?！?74.3.9　同步復(fù)位和異步復(fù)位　774.3.10　使用case和if...else語句建模　814.3.11　可綜合的Verilog語法子集　874.4　設(shè)計(jì)實(shí)例：CPU讀寫PLD寄存器接口　874.5　小結(jié)　924.6　問題與思考　92第5章　RTL設(shè)計(jì)與編碼指導(dǎo)　935.1　一般性指導(dǎo)原則　935.1.1　面積和速度的平衡與互換原則　945.1.2　硬件原則　1035.1.3　系統(tǒng)原則　1055.2　同步設(shè)計(jì)原則和多時(shí)鐘處理　1075.2.1　同步設(shè)計(jì)原則　1075.2.2　亞穩(wěn)態(tài)　1095.2.3　異步時(shí)鐘域數(shù)據(jù)同步　1115.3　代碼風(fēng)格　1135.3.1　代碼風(fēng)格的分類　1135.3.2　代碼風(fēng)格的重要性　1135.4　結(jié)構(gòu)層次設(shè)計(jì)和模塊劃分　1145.4.1　結(jié)構(gòu)層次化編碼(Hierarchical Coding)　1145.4.2　模塊劃分的技巧(Design Partitioning)　1155.5　組合邏輯的注意事項(xiàng)　1165.5.1　always組合邏輯信號(hào)敏感表　1165.5.2　組合邏輯反饋環(huán)路　1175.5.3　脈沖產(chǎn)生器　1185.5.4　慎用鎖存器(Latch)　1195.6　時(shí)鐘設(shè)計(jì)的注意事項(xiàng)　1205.6.1　內(nèi)部邏輯產(chǎn)生的時(shí)鐘　1205.6.2　Ripple Counter　1215.6.3　時(shí)鐘選擇　1215.6.4　門控時(shí)鐘　1215.6.5　時(shí)鐘同步使能端　1225.7　RTL代碼優(yōu)化技巧　1235.7.1　使用Pipelining技術(shù)優(yōu)化時(shí)序　1235.7.2　模塊復(fù)用與資源共享　1235.7.3　邏輯復(fù)制　1255.7.4　香農(nóng)擴(kuò)展運(yùn)算　1275.8　小結(jié)　1295.9　問題與思考　130第6章　如何寫好狀態(tài)機(jī)　1316.1　狀態(tài)機(jī)的基本概念　1316.1.1　狀態(tài)機(jī)是一種思想方法　1316.1.2　狀態(tài)機(jī)的基本要素及分類　1336.1.3　狀態(tài)機(jī)的基本描述方式　1336.2　如何寫好狀態(tài)機(jī)　1346.2.1　評(píng)判FSM的標(biāo)準(zhǔn)　1346.2.2　RTL級(jí)狀態(tài)機(jī)描述常用的語法　1356.2.3　推薦的狀態(tài)機(jī)描述方法　1386.2.4　狀態(tài)機(jī)設(shè)計(jì)的其他技巧　1516.3　使用Synplify Pro分析FSM　1546.4　小結(jié)　1576.5　問題與思考　157第7章　邏輯驗(yàn)證與Testbench編寫　1597.1　概述　1597.1.1　仿真和驗(yàn)證　1597.1.2　什么是Testbench　1607.2　建立Testbench，仿真設(shè)計(jì)　1617.2.1　編寫仿真激勵(lì)　1627.2.2　搭建仿真環(huán)境　1727.2.3　確認(rèn)仿真結(jié)果　1737.2.4　編寫Testbench時(shí)需要注意的問題　1757.3　實(shí)例：CPU接口仿真　1777.3.1　設(shè)計(jì)簡(jiǎn)介　1777.3.2　一種Testbench　1787.3.3　另外一種Testbench　1827.4　結(jié)構(gòu)化Testbench　1837.4.1　任務(wù)和函數(shù)　1847.4.2　總線功能模型(BFM)　1847.4.3　測(cè)試套具(Harness)　1857.4.4　測(cè)試用例(Testcase)　1857.4.5　結(jié)構(gòu)化Testbench　1867.5　實(shí)例：結(jié)構(gòu)化Testbench的編寫　1887.5.1　單頂層Testbench　1887.5.2　多頂層Testbench　1917.6　擴(kuò)展Verilog的高層建模能力　1927.7　小結(jié)　1937.8　問題與思考　193第8章　Verilog語義和仿真原理　1958.1　從一個(gè)問題說起　1958.2　電路與仿真　1968.2.1　電路是并行的　1968.2.2　Verilog是并行語言　1978.2.3　Verilog仿真語義　1978.3　仿真原理　1988.3.1　Verilog的仿真過程　1988.3.2　仿真時(shí)間　2028.3.3　事件驅(qū)動(dòng)　2038.3.4　進(jìn)程　2038.3.5　調(diào)度　2048.3.6　時(shí)序控制(Timing Control)　2058.3.7　進(jìn)程、事件和仿真時(shí)間的關(guān)系　2058.3.8　Verilog語言的不確定性　2058.4　分層事件隊(duì)列與仿真參考模型　2068.4.1　分層事件隊(duì)列　2068.4.2　仿真參考模型　2068.5　時(shí)序模型與延時(shí)　2078.5.1　仿真模型(Simulation Model)　2078.5.2　時(shí)序模型(Timing Model)　2088.5.3　案例分析　2088.5.4　在Verilog語言中增加延時(shí)　2108.6　再談阻塞與非阻塞賦值　2138.6.1　本質(zhì)　2138.6.2　案例分析　2168.7　如何提高代碼的仿真效率　2198.8　防止仿真和綜合結(jié)果不一致　2198.9　小結(jié)　2208.10　問題與思考　220第9章　設(shè)計(jì)與驗(yàn)證語言的發(fā)展趨勢(shì)　2219.1　設(shè)計(jì)與驗(yàn)證語言的發(fā)展歷程　2219.1.1　HDL語言　2219.1.2　C/C++和私有的驗(yàn)證語言　2229.1.3　Accellera和IEEE的標(biāo)準(zhǔn)化工作　2229.2　硬件設(shè)計(jì)語言的發(fā)展現(xiàn)狀和走向　2239.2.1　HDL的競(jìng)爭(zhēng)　2239.2.2　一些嘗試　2239.2.3　下一代的Verilog語言　2239.2.4　SystemC　2249.3　驗(yàn)證語言的發(fā)展現(xiàn)狀和走向　2259.3.1　驗(yàn)證方法　2259.3.2　HVL標(biāo)準(zhǔn)化進(jìn)程　2259.3.3　HVL的新需求　2269.4　總結(jié)和展望　2269.5　小結(jié)　2269.6　問題與思考　226附錄 Verilog關(guān)鍵字列表　227

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無

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