Verilog HDL程序設(shè)計與應(yīng)用

內(nèi)容概要

本書分3部分，第1部分（第1～6章）是語法部分，詳細講解Verilog HDL語法知識和基本應(yīng)用；第2部分（第7～9章）是實例部分，通過從已公布的成熟源代碼中精選的50多個最具代表性的建模實例，輔以框圖和詳細注釋幫助讀者理解程序，從而學習典型電路單元的建模方法；第3部分（第10章）是系統(tǒng)設(shè)計實戰(zhàn)，為初學者展示了一個小型系統(tǒng)的詳細設(shè)計流程。本書附錄給出了Verilog HDL所有關(guān)鍵詞的標準用法及其使用技巧和注意事項。    本書內(nèi)容豐富、實用性強，適合高等院校相關(guān)專業(yè)高年級學生和研究生學習和閱讀，對參加相關(guān)工作的工程技術(shù)人員也有很強的參考價值。

書籍目錄

第1章 初識Verilog HDL	　1.1 什么是Verilog HDL	　1.2 發(fā)展歷史	　1.3 主要功能	　1.4 設(shè)計流程	　1.5 基本結(jié)構(gòu)	　　1.5.1 模塊的概念	　　1.5.2 模塊調(diào)用	　　1.5.3 測試模塊　1.6 程序設(shè)計基礎(chǔ)	　　1.6.1 程序格式	　　1.6.2 注釋語句	　　1.6.3 標識符和關(guān)鍵詞	　　1.6.4 參數(shù)聲明	　　1.6.5 預處理指令	第2章 數(shù)據(jù)類型與表達式	　2.1 數(shù)據(jù)類型	　　2.1.1 常量	　　2.1.2 變量	　2.2 表達式	　　2.2.1 操作數(shù)	　　2.2.2 操作符	第3章 行為建模方法	　3.1 數(shù)據(jù)流行為建模	　　3.1.1 連續(xù)賦值語句	　　3.1.2 線網(wǎng)聲明賦值	　　3.1.3 時延的概念	　　3.1.4 線網(wǎng)時延	　　3.1.5 用數(shù)據(jù)流建模方式實現(xiàn)1位全加器	　3.2 順序行為建模	　　3.2.1 過程結(jié)構(gòu)語句	　　3.2.2 時序控制	　　3.2.3 語句塊	　　3.2.4 過程性賦值	　　3.2.5 if語句	　　3.2.6 case語句	　　3.2.7 循環(huán)語句	　　3.2.8 握手協(xié)議實例	第4章 結(jié)構(gòu)建模方法	　4.1 Verilog HDL內(nèi)置基元	　　4.1.1 內(nèi)置基本門	　　4.1.2 上拉、下拉電阻	　　4.1.3 MOS開關(guān)	　　4.1.4 雙向開關(guān)	　　4.1.5 給基元定義時延	　　4.1.6 描述實例數(shù)組	　　4.1.7 內(nèi)置基元建模實例	　4.2 用戶定義基元	　　4.2.1 UDP的定義	　　4.2.2 組合電路UDP	　　4.2.3 時序電路UDP	　　4.2.4 Verilog HDL速記符號	　　4.2.5 電平觸發(fā)和邊沿觸發(fā)混合的UDP	　4.3 模塊實例化	　　4.3.1 端口關(guān)聯(lián)方式	　　4.3.2 懸空端口	　　4.3.3 端口匹配	　　4.3.4 模塊參數(shù)值	　　4.3.5 建模實例	　4.4 行為描述和結(jié)構(gòu)描述的混合使用	第5章 任務(wù)、函數(shù)及其他	　5.1 任務(wù)	　　5.1.1 任務(wù)定義	　　5.1.2 任務(wù)調(diào)用	　5.2 函數(shù)	　　5.2.1 函數(shù)定義	　　5.2.2 函數(shù)調(diào)用	　5.3 系統(tǒng)任務(wù)和函數(shù)	　　5.3.1 顯示任務(wù)	　　5.3.2 文件輸入/輸出任務(wù)	　　5.3.3 時間標度任務(wù)	　　5.3.4 仿真控制任務(wù)	　　5.3.5 時序驗證任務(wù)	　　5.3.6 仿真時間函數(shù)	　　5.3.7 實數(shù)變換函數(shù)	　　5.3.8 隨機函數(shù)	　5.4 其他重要概念	　　5.4.1 禁止語句	　　5.4.2 命名事件	　　5.4.3 層次路徑名	　　5.4.4 共享任務(wù)和函數(shù)	　　5.4.5 VCD文件	　　5.4.6 指定塊	　　5.4.7 強度	第6章 編寫測試程序	　6.1 測試模塊	　6.2 產(chǎn)生輸入信號	　　6.2.1 特定值序列	　　6.2.2 重復模式	　6.3 從文本文件中讀取向量	　6.4 向文本文件中寫入向量	　6.5 測試程序?qū)嵗?　　6.5.1 半加器	　　6.5.2 5位計數(shù)器	　　6.5.3 2選1選擇器	　　6.5.4 24解碼器	　　6.5.5 D觸發(fā)器	第7章 初級建模實例	　7.1 觸發(fā)器	　　7.1.1 上升沿觸發(fā)器	　　7.1.2 帶異步復位端的上升沿觸發(fā)器	　　7.1.3 帶異步置位端的上升沿觸發(fā)器	　　7.1.4 帶異步復位端和異步置位端的上升沿觸發(fā)器	　　7.1.5 帶同步復位端的上升沿觸發(fā)器	　　7.1.6 帶同步置位端的上升沿觸發(fā)器	　　7.1.7 帶異步復位端和輸出使能端的上升沿觸發(fā)器	　7.2 鎖存器	　　7.2.1 帶使能端的鎖存器	　　7.2.2 可異步選通數(shù)據(jù)的鎖存器	　　7.2.3 可選通使能端的鎖存器	　　7.2.4 帶異步復位端的鎖存器	　7.3 編碼器	　7.4 解碼器	　7.5 多路數(shù)據(jù)選擇器	　　7.5.1 用ifelse構(gòu)造的4選1選擇器	　　7.5.2 用case構(gòu)造的4選1選擇器	　　7.5.3 用case構(gòu)造的12選1選擇器	　　7.5.4 帶忽略位的多路選擇器	　7.6 計數(shù)器	　　7.6.1 帶計數(shù)使能端和異步復位端的8位計數(shù)器	　　7.6.2 可設(shè)定計數(shù)輸出并帶異步復位端的8位計數(shù)器	　　7.6.3 可設(shè)定計數(shù)輸出并帶使能端、進位端和復位端的8位計數(shù)器	　7.7 輸入輸出緩沖器	　　7.7.1 三態(tài)緩沖器	　　7.7.2 雙向緩沖器	　7.8 加法器	　　7.8.1 半加器　　7.8.2 全加器	　　7.8.3 串行進位加法器	　　7.8.4 超前進位加法器　7.9 移位寄存器	　7.10 頻率轉(zhuǎn)換器	　7.11 模數(shù)轉(zhuǎn)換器	第8章 高級建模實例	　8.1 狀態(tài)機建模	　　8.1.1 乘法器狀態(tài)機	　　8.1.2 交互狀態(tài)機	　　8.1.3 Moore型有限狀態(tài)機	　　8.1.4 Mealy型有限狀態(tài)機	　8.2 序列檢測器	　8.3 FIFO（先入先出電路）　　8.3.1 16×16FIFO	　　8.3.2 4×16FIFO	　8.4 UART（通用異步收發(fā)器）	第9章 程序綜合實例	　9.1 可綜合設(shè)計	　　9.1.1 綜合的概念	　　9.1.2 可綜合	　　9.1.3 可綜合及不可綜合的結(jié)構(gòu)	　9.2 綜合實例	　　9.2.1 組合邏輯電路	　　9.2.2 時序邏輯電路	　　9.2.3 存儲器	　　9.2.4 布爾方程	　　9.2.5 有限狀態(tài)機	　　9.2.6 通用移位寄存器	　　9.2.7 算術(shù)邏輯單元（ALU）	　　9.2.8 二進制計數(shù)器	　　9.2.9 加法器	　　9.2.10 數(shù)值比較器	　　9.2.11 解碼器	　　9.2.12 三態(tài)門	　　9.2.13 序列檢測器	第10章 系統(tǒng)設(shè)計實戰(zhàn)	　10.1 系統(tǒng)功能分析	　　10.1.1 計算機的基本結(jié)構(gòu)	　　10.1.2 典型微處理器系統(tǒng)結(jié)構(gòu)及工作原理	　　10.1.3 普通計算器的基本結(jié)構(gòu)	　10.2 系統(tǒng)設(shè)計規(guī)劃	　　10.2.1 系統(tǒng)功能模塊劃分	　　10.2.2 鍵盤輸入模塊	　　10.2.3 寄存器組	　　10.2.4 算術(shù)邏輯單元	　　10.2.5 顯示部分	　　10.2.6 系統(tǒng)結(jié)構(gòu)	　10.3 程序設(shè)計與仿真	　　10.3.1 鍵盤輸入模塊程序與仿真	　　10.3.2 ALU模塊程序與仿真	　　10.3.3 顯示部分程序與仿真	　　10.3.4 頂層模塊程序設(shè)計	　10.4 邏輯綜合	附錄 Verilog HDL關(guān)鍵詞詳解	參考文獻

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