FPGA/CPLD設計工具

內(nèi)容概要

本書以FPGA/CPLD設計流程為主線，闡述了如何合理利用ISE設計平臺集成的各種設計工具，高效地完成FPGA/CPLD的設計方法與技巧。全書在介紹FPGA/CPLD概念和設計流程的基礎上，依次論述工程管理與設計輸入、仿真、綜合、約束、實現(xiàn)與布局布線、配置調(diào)試等主要設計步驟在ISE集成環(huán)境中的實現(xiàn)方法與技巧。    本書立足工程實踐，結(jié)合作者多年工作經(jīng)驗，選用大量典型實例，并配有一定數(shù)量的練習題。本書配套光盤收錄了所有實例的完整工程目錄、源代碼、詳細操作步驟和使用說明，利于讀者邊學邊練，提高實際應用能力。    本書可作為高等院校通信工程、電子工程、計算機、微電子與半導體學等專業(yè)的教材，也可作為硬件工程師和IC工程師的實用工具書。

書籍目錄

第1章 ISE系統(tǒng)簡介  1.1 FPGA/CPLD簡介   1.1.1 FPGA/CPLD的基本原理   1.1.2 FPGA/CPLD的特點  1.2 FPGA/CPLD的設計流程  1.3 ISE系列產(chǎn)品的新特點   1.3.1 特點綜述   1.3.2 ISE 5.x的新增特性  1.4 ISE 5.x支持的器件 1.5 ISE 5.x的系統(tǒng)配置與安裝   1.5.1 推薦的系統(tǒng)配置   1.5.2 ISE 5.x的安裝  1.6 ISE 5.x的集成工具及其基本功能  1.7 常用專有名詞解釋  1.8 小結(jié)  1.9 問題與思考 第2章 工程管理器與設計輸入工具  2.1 ISE工程管理器──Project Navigator   2.1.1 Project Navigator綜述   2.1.2 Project Navigator的用戶界面   2.1.3 使用Project Navigator創(chuàng)建并管理工程  2.2 HDL語言的輸入工具──HDL Editor   2.2.1 HDL Editor綜述   2.2.2 源代碼輸入的好助手──Language Templates  2.3 狀態(tài)機輸入工具──StateCAD   2.3.1 StateCAD綜述   2.3.2 StateCAD的用戶界面   2.3.3 使用StateCAD設計狀態(tài)機  2.4 原理圖輸入工具──ECS   2.4.1 ECS綜述   2.4.2 ECS的用戶界面   2.4.3 使用ECS完成原理圖輸入設計  2.4.4 使用ECS進行混合設計的方法  2.5 IP核生成工具──CORE Generator   2.5.1 CORE Generator綜述   2.5.2 CORE Generator的用戶界面  2.5.3 使用CORE Generator生成IP核的方法與技巧  2.6 測試激勵生成器──HDL Bencher   2.6.1 HDL Bencher綜述   2.6.2 使用HDL Bencher生成測試激勵 2.7 設計結(jié)構(gòu)向?qū)Зぉrchitecture Wizard   2.7.1 Architecture Wizard綜述   2.7.2 Architecture Wizard使用方法  2.8 小結(jié)  2.9 問題與思考 第3章 ModelSim仿真工具 3.1 ModelSim的用戶接口 3.2 ModelSim仿真窗口綜述 3.3 仿真環(huán)境的建立  3.3.1 仿真庫的命名  3.3.2 仿真庫文件的手動建立 3.4 一個簡單的仿真示例  3.4.1 在ModelSim環(huán)境下進行仿真  3.4.2 在ISE集成環(huán)境中進行仿真 3.5 混合VHDL/Verilog仿真  3.6 ModelSim中的調(diào)試方法 3.7 使用批處理方式進行仿真 3.8 波形比較與WLF文件  3.8.1 創(chuàng)建一個參考的數(shù)據(jù)集合  3.8.2 修改源文件重新運行仿真  3.8.3 進行波形比較 3.9 SDF時序標注 3.10 仿真中的代碼覆蓋率 3.11 VCD文件  3.11.1 創(chuàng)建VCD文件  3.11.2 使用一個VCD文件重新進行仿真 3.12 問題與思考 第4章 ISE中集成的綜合工具  4.1 新興的高效綜合工具──Synplify/Synplify Pro   4.1.1 Synplify/Synplify Pro 的功能與特點   4.1.2 Synplify Pro的用戶界面   4.1.3 Synplify Pro綜合流程   4.1.4 Synplify Pro的其他綜合技巧  4.2 Xilinx最早的合作伙伴──Synopsys綜合工具   4.2.1 設計流程   4.2.2 FE綜合優(yōu)化過程   4.2.3 FST操作說明  4.3 Xilinx內(nèi)嵌的綜合工具──XST   4.3.1 XST綜述   4.3.2 XST綜合屬性設置   4.3.3 使用XST的綜合流程  4.4 全局時鐘與第二全局時鐘資源  4.4.1 全局時鐘資源簡介   4.4.2 常用的與全局時鐘資源相關的Xilinx器件原語   4.4.3 Xilinx全局時鐘資源的使用方法  4.4.4 使用Xilinx全局時鐘資源的注意事項  4.4.5 第二全局時鐘資源 4.5 小結(jié)  4.6 問題與思考 第5章 約束 第6章 輔助設計工具第7章 XPower、iMPACT和ChipScope Pro 第8章 模塊化設計方法第9章 融會貫通──“運動計時表”設計

媒體關注與評論

　　FPGA/CPLD以其功能強大，開發(fā)過程投資少、周期短，可反復修改，保密性能好，開發(fā)工具智能化等特點成為當今硬件設計的首選方式之一。目前全國約有數(shù)百萬的硬件工程師在自己的設計中運用著各種型號的FPGA/CPLD?？梢哉fFPGA/CPLD設計技術是當今合格硬件工程師與IC工程師的必備技能之一。

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