數(shù)字電路與邏輯設(shè)計

內(nèi)容概要

“數(shù)字電路與邏輯設(shè)計”是計算機軟、硬件各專業(yè)的專業(yè)基礎(chǔ)課。《數(shù)字電路與邏輯設(shè)計》(作者胡全連)覆蓋了數(shù)字電子技術(shù)的全部基礎(chǔ)內(nèi)容，系統(tǒng)地介紹了數(shù)字電路的分析與設(shè)計理論?！稊?shù)字電路與邏輯設(shè)計》主要內(nèi)容有：數(shù)字系統(tǒng)基礎(chǔ)知識、邏輯代數(shù)基礎(chǔ)、組合邏輯電路、時序邏輯電路、半導(dǎo)體存儲器、可編程邏輯器件、脈沖單元電路、模數(shù)及數(shù)模轉(zhuǎn)換、Verilog
HDL語言及其編程應(yīng)用。 本書可作為高等學校計算機及電氣信息類各專業(yè)的教科書，也可供相關(guān)工程技術(shù)人員參考。

書籍目錄

前言
教學建議
第1章 緒論
 1．1 概述
 1．1．1 數(shù)字信號與數(shù)字電路
 1．1．2 典型數(shù)字系統(tǒng)——數(shù)字電子計算機
 1．2 數(shù)制及其轉(zhuǎn)換
 1．2．1 進位記數(shù)制
 1．2．2 數(shù)制間的相互轉(zhuǎn)換
 1．3 帶符號數(shù)的代碼表示
 1．3．1 真值與機器碼
 1．3．2 機器碼的運算
 1．4 幾種常用的代碼
 1．4．1 二一十進制編碼
 1．4．2 可靠性編碼
 1．4．3 字符編碼
 本章小結(jié)
 習題一
第2章邏輯代數(shù)基礎(chǔ)
 2．1 邏輯代數(shù)的基本概念
 2．1．1 邏輯變量
 2．1．2 邏輯運算
 2．1．3 邏輯函數(shù)
 2．2 邏輯代數(shù)中的公理、定理及重要規(guī)則
 2．2．1 邏輯公理
 2．2．2 邏輯定理
 2．2．3 重要規(guī)則
 2．3 邏輯函數(shù)的表示方法
 2．3．1 真值表
 2．3．2 邏輯表達式
 2．3．3 邏輯電路圖
 2．3．4 時序圖
 2．3．5 卡諾圖
 2．4 邏輯函數(shù)的化簡
 2．4．1 代數(shù)化簡法
 2．4．2 卡諾圖化簡法
 2．4．3 列表化簡法
 2．4．4 邏輯函數(shù)化簡的實際問題
 本章小結(jié)
 習題二
第3章 組合邏輯電路
 3．1 概述
 3．2 集成邏輯門
 3．2．1 門電路邏輯符號及其外部特性
 3．2．2 TTL邏輯門
 3．2．3 CMOS邏輯門
 3．2．4 用Verilog HDL描述邏輯門電路
 3．3 組合邏輯電路的分析
 3．3．1 組合邏輯電路分析方法和分析步驟
 3．3．2 組合邏輯電路分析舉例
 3．4 組合邏輯電路的設(shè)計
 3．4．1 組合邏輯電路的邏輯門實現(xiàn)
 3．4．2 組合邏輯電路的設(shè)計步驟
 3．4．3 組合邏輯電路的設(shè)計舉例
 3．5 常用集成組合邏輯芯片及其應(yīng)用
 3．5．1 并行加法器
 3．5．2 編碼器與譯碼器
 3．5．3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
 3．5．4 數(shù)值比較器
 3．5．5 奇偶校驗器
 3．5．6 用Verilog HDL描述組合邏輯電路
 3．6 組合邏輯電路的競爭與冒險
 3．6．1 競爭與冒險
 3．6．2 冒險的判斷
 3．6．3 冒險的消除
 本章小結(jié)
 習題三
第4章 時序邏輯電路
 4．1 概述
 4．1．1 時序邏輯電路的結(jié)構(gòu)
 4．1．2 時序邏輯電路的分類-
 4．1．3時序邏輯電路的描述方法
 4．2 觸發(fā)器
 4．2．1 觸發(fā)器的基本概念
 4．2．2 基本R-S觸發(fā)器
 4．2．3 時鐘控制的觸發(fā)器
 4．2．4 不同類型觸發(fā)器間的相互轉(zhuǎn)換
 4．2．5 用Verilog HDL描述觸發(fā)器
 4．3 同步時序邏輯電路
 4．3．1 同步時序邏輯電路分析
 4．3．2 同步時序邏輯電路設(shè)計
 4．4 脈沖異步時序邏輯電路
 4．4．1 脈沖異步時序邏輯電路分析
 4．4．2 脈沖異步時序邏輯電路設(shè)計
 4．5 常用集成時序邏輯芯片及其應(yīng)用
 4．5．1 計數(shù)器
 4．5．2 寄存器
 4．5．3 用Verilog HDL描述時序邏輯電路
 本章小結(jié)
 習題四
第5章 半導(dǎo)體存儲器
 5．1 概述
 5．1．1 半導(dǎo)體存儲器的特點與應(yīng)用
 5．1．2 半導(dǎo)體存儲器的分類
 5．1．3 半導(dǎo)體存儲器的主要技術(shù)指標
 5．2 隨機存取存儲器件(RAM) 
 5．2．1 RAM結(jié)構(gòu)
 5．2．2 RAM存儲單元
 5．2．3 RAM集成片簡介
 5．2．4 RAM存儲容量的擴展
 5．3 只讀存儲器件(ROM) 
 5．3．1 固定ROM
 5．3．2 可編程ROM(PROM) 
 5．3．3 可擦除可編程ROM(EPROM)和電可擦可編程ROM(EEPROM) 
 5．3．4 用ROM實現(xiàn)組合邏輯函數(shù)
 本章小結(jié)
 習題五
第6章 可編程邏輯器件 
 6．1 概述
 6．2 可編程邏輯陣列(PIA)器件與可編程陣列邏輯(PAL)器件
 6．2．1 可編程邏輯陣列器件
 6．2．2 可編程陣列邏輯器件
 6．3 通用邏輯陣列(GAL)器件
 6．3．1 GAL器件的基本類型
 6．3．2 PAL型GAL器件 
 6．3．3 PLA型GAL器件
 6．3．4 GAL器件的應(yīng)用
 6．4 復(fù)雜可編程邏輯器件(CPLD) 
 6．4．1 CPLD的基本結(jié)構(gòu)
 6．4．2 CPLD的分區(qū)陣列結(jié)構(gòu)
 6．4．3 典型器件及應(yīng)用舉例
 6．5 現(xiàn)場可編程邏輯(FPGA)器件
 6．5．1 FPGA器件基本結(jié)構(gòu)及特征
 6．5．2 FPGA器件和CPLD的對比
 6．5．3 FPGA的應(yīng)用舉例
 本章小結(jié)
 習題六
第7章 脈沖單元電路 
 7．1 脈沖信號與脈沖電路
 7．1．1 脈沖信號
 7．1．2 脈沖電路
 7．2 集成門構(gòu)成的脈沖單元電路
 7．2．1 施密特觸發(fā)器
 7．2．2 單穩(wěn)態(tài)觸發(fā)器
 7．2．3 多諧振蕩器
 7．3 555定時器及其應(yīng)用
 7．3．1 555定時器的電路結(jié)構(gòu)
 7．3．2 用555定時器構(gòu)成施密特觸發(fā)器
 7．3．3 用555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器
 7．3．4 用555定時器構(gòu)成多諧振蕩器
 本章小結(jié)
 習題七
第8章 模數(shù)及數(shù)模轉(zhuǎn)換 
 8．1 概述 
 8．2 D／A轉(zhuǎn)換器
 8．2．1 權(quán)電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器
 8．2．2 倒T型電阻網(wǎng)絡(luò)D／A轉(zhuǎn)換器
 8．2．3 權(quán)電流型D／A轉(zhuǎn)換器
 8．2．4 D／A轉(zhuǎn)換器的主要技術(shù)指標 
 8．3 A／D轉(zhuǎn)換器
 8．3．1 A／D轉(zhuǎn)換的基本原理
 8．3．2 A／D轉(zhuǎn)換器的主要電路形式 
 8．3．3 A／D轉(zhuǎn)換器的主要技術(shù)指標 
 本章小結(jié)
 習題八
附錄 硬件描述語言——Verilog HDL語言 
參考文獻

圖書封面

評論、評分、閱讀與下載

---

    數(shù)字電路與邏輯設(shè)計 PDF格式下載

---