EDA技術(shù)與應(yīng)用

內(nèi)容概要

　　本書根據(jù)課堂教學(xué)的要求，深入淺出地對EDA技術(shù)、VerilogHDL（硬件描述語言）、可編程邏輯開發(fā)應(yīng)用及相關(guān)知識做了系統(tǒng)的介紹，使讀者能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。
　　全書共分10章，內(nèi)容涉及EDA的基本知識、可編程邏輯器件的結(jié)構(gòu)和工作原理、QuartusII軟件開發(fā)應(yīng)用、VerilogHDL語法知識、設(shè)計的層次與常用模塊設(shè)計、宏功能模塊設(shè)計、可綜合設(shè)計與優(yōu)化、系統(tǒng)仿真與ModelSim軟件使用、數(shù)字設(shè)計實(shí)例、C/C++語言開發(fā)可編程邏輯器件等。書中的例子均給出了介紹、程序代碼和仿真結(jié)果。使用QuartusII軟件平臺，通過了ModelSim的仿真測試。各章都配有一定數(shù)量的習(xí)題。
　　本書內(nèi)容翔實(shí)，語言通俗易懂，可以幫助初學(xué)者在短時間內(nèi)學(xué)習(xí)EDA技術(shù)和用VerilogHDL進(jìn)行硬件電路的設(shè)計，并進(jìn)一步拓展讀者的視野到可綜合的C/C++設(shè)計，可作為通信、電子、自動化、計算機(jī)等相關(guān)專業(yè)的教材，也可作為電子設(shè)計和開發(fā)人員學(xué)習(xí)EDA技術(shù)和VerilogHDL的參考用書。
　　本書配有免費(fèi)電子課件，歡迎選用本書作教材的老師發(fā)郵件到j(luò)inacmp@163?com索取，或登錄相關(guān)網(wǎng)站注冊下載。

書籍目錄

前言
第1章 EDA技術(shù)概述
1.1 EDA技術(shù)簡介
1.2 EDA技術(shù)的發(fā)展和優(yōu)勢
1.2.1 EDA技術(shù)的發(fā)展
1.2.2 EDA技術(shù)的優(yōu)勢
1.3 硬件描述語言（HDL）
1.3.1 原理圖設(shè)計方法
1.3.2 HDL的設(shè)計方法
1.3.3 HDL設(shè)計方法與傳統(tǒng)原理圖設(shè)計方法的比較
1.4 綜合
1.5 基于HDL的設(shè)計方法
1.6 EDA工程的設(shè)計流程
1.7 EDA集成開發(fā)工具簡介
1.8 IP核
1.9 小結(jié)
1.1 0習(xí)題
第2章 可編程邏輯器件基礎(chǔ)
2.1 可編程邏輯器件概述
2.1.1 可編程邏輯器件的發(fā)展過程
2.1.2 可編程邏輯器件的分類
2.2 PROM、PLA、PAL和GAL的基本結(jié)構(gòu)
2.2.1 邏輯電路符號的表示方法
2.2.2 PLD器件的基本結(jié)構(gòu)
2.2.3 PROM的基本結(jié)構(gòu)
2.2.4 PLA的基本結(jié)構(gòu)
2.2.5 PAL和GAL的基本結(jié)構(gòu)
2.2.6 PROM、PLA、PAL和GAL電路的結(jié)構(gòu)特點(diǎn)
2.3 CPLD的基本結(jié)構(gòu)和工作原理
2.3.1 CPLD的基本結(jié)構(gòu)
2.3.2 Altera公司的CPLD
2.4 FPGA的結(jié)構(gòu)和工作原理
2.4.1 FPGA的基本結(jié)構(gòu)
2.4.2 Altera公司的FPGA
2.5 CPLD/FPGA的應(yīng)用選型
2.6 小結(jié)
2.7 習(xí)題
第3章 Quartus Ⅱ開發(fā)軟件應(yīng)用
3.1 Quartus Ⅱ軟件設(shè)計流程
3.2 Quartus Ⅱ軟件安裝
3.3 創(chuàng)建工程文件
3.3.1 建立工程
3.3.2 建立設(shè)計文件
3.3.3 原理圖輸入方法
3.3.4 文本輸入設(shè)計方法
3.3.5 編譯
3.4 約束輸入
3.4.1 器件選擇
3.4.2 引腳分配及驗證
3.4.3 使用"Assignment Editor"和"Settings"對話框
3.5 綜合和仿真
3.5.1 使用 Quartus Ⅱ的集成綜合
3.5.2 使用 Quartus Ⅱ的仿真器進(jìn)行仿真
設(shè)計
3.6 下載配置
3.6.1 JTAG模式
3.6.2 AS模式
3.7 實(shí)例：3線?8線譯碼器設(shè)計與仿真
3.7.1 實(shí)例簡介
3.7.2 實(shí)例目的
3.7.3 實(shí)例內(nèi)容
3.8 小結(jié)
3.9 習(xí)題
第4章 Verilog HDL的基本語法
4.1 Verilog 簡介
4.1.1 Verilog HDL的發(fā)展過程
4.1.2 Verilog HDL 與C語言的比較
4.2 Verilog HDL設(shè)計舉例
4.3 Verilog模塊的結(jié)構(gòu)
4.4 Verilog HDL的要素與表達(dá)式
4.4.1 注釋
4.4.2 常量
4.4.3 變量
4.4.4 操作符
4.4.5 字符串、關(guān)鍵字、標(biāo)識符
4.5 賦值語句
4.5.1 連續(xù)賦值
4.5.2 過程賦值
4.5.3 連續(xù)賦值和過程賦值的不同
4.6 塊語句
4.6.1 順序語句塊（begin?end）
4.6.2 并行語句塊（fork?join）
4.6.3 起始時間和結(jié)束時間
4.7 條件語句
4.7.1 if?else語句
4.7.2 case語句
4.7.3 比較if?else嵌套與 case 語句
4.8 循環(huán)語句
4.8.1 for語句
4.8.2 forever語句
4.8.3 repeat語句
4.8.4 while語句
4.9 過程語句
4.9.1 initial語句
4.9.2 always語句
4.1 0任務(wù)與函數(shù)
4.1 0.1 任務(wù)
4.1 0.2 函數(shù)
4.1 1預(yù)編譯指令
4.1 1.1 宏定義語句（define、undef）
4.1 1.2 文件包含語句（include）
4.1 1.3 時間尺度（timescale）
4.1 1.4 條件編譯指令（ifdef、else、endif）
4.1 2小結(jié)
4.1 3習(xí)題
第5章 Verilog設(shè)計的層次與常用
模塊設(shè)計
5.1 Verilog設(shè)計的層次
5.2 行為描述
5.3 數(shù)據(jù)流描述
5.4 結(jié)構(gòu)描述
5.4.1 Verilog內(nèi)置門元件
5.4.2 門元件的調(diào)用
5.5 基本組合邏輯電路設(shè)計
5.5.1 與非門電路
5.5.2 或非門電路
5.5.3 異或門電路
5.5.4 三態(tài)門電路
5.5.5 編碼器
5.5.6 譯碼器
5.5.7 BCD?七段顯示譯碼器
5.5.8 2選1數(shù)據(jù)選擇器
5.5.9 4選1數(shù)據(jù)選擇器
5.5.1 0數(shù)值比較器
5.5.1 1總線緩沖器
5.6 基本時序電路設(shè)計
5.6.1 觸發(fā)器
5.6.2 寄存器
5.6.3 計數(shù)器
5.6.4 串?并轉(zhuǎn)換器
5.7 加法器設(shè)計
5.7.1 并行加法器
5.7.2 流水線加法器
5.8 乘法器設(shè)計
5.8.1 并行乘法器
5.8.2 查找表乘法器
5.9 乘累加器設(shè)計
5.1 0小結(jié)
5.1 1習(xí)題
第6章 宏功能模塊設(shè)計
6.1 算術(shù)運(yùn)算模塊庫
6.1.1 算術(shù)運(yùn)算模塊庫模塊列表
6.1.2 乘法器模塊設(shè)計舉例
6.1.3 計數(shù)器模塊設(shè)計舉例
6.2 邏輯門庫
6.2.1 邏輯門庫宏模塊列表
6.2.2 3線?8線譯碼器模塊設(shè)計舉例
6.3 I/O模塊庫
6.4 存儲器模塊庫
6.4.1 存儲區(qū)模塊庫宏模塊及功能描述
6.4.2 參數(shù)化RAM模塊設(shè)計舉例
6.5 小結(jié)
6.6 習(xí)題
第7章 可綜合設(shè)計與優(yōu)化
7.1 可綜合設(shè)計
7.1.1 綜合的概念及其過程
7.1.2 可綜合模型的設(shè)計
7.1.3 綜合結(jié)果的驗證
7.2 Verilog HDL設(shè)計優(yōu)化
7.2.1 公因子和公因子表達(dá)式
7.2.2 算術(shù)表達(dá)式優(yōu)化
7.2.3 運(yùn)算符優(yōu)化
7.2.4 循環(huán)語句的優(yōu)化
7.3 面積與速度的折中
7.3.1 速度換面積
7.3.2 面積換速度
7.4 有限狀態(tài)機(jī)設(shè)計
7.4.1 有限狀態(tài)機(jī)的設(shè)計步驟
7.4.2 有限狀態(tài)機(jī)編碼方式
7.4.3 用Verilog HDL設(shè)計可綜合的狀態(tài)機(jī)的指導(dǎo)原則
7.4.4 狀態(tài)機(jī)的3種設(shè)計風(fēng)格
7.5 小結(jié)
7.6 習(xí)題
第8章 系統(tǒng)仿真與ModelSim軟件使用
8.1 系統(tǒng)任務(wù)與函數(shù)
8.2 用戶自定義原語
8.3 應(yīng)用Testbench仿真驗證
8.3.1 基本結(jié)構(gòu)
8.3.2 驗證過程
8.3.3 驗證的全面性與代碼覆蓋率分析
8.4 應(yīng)用ModelSim軟件仿真
8.4.1 軟件簡介
8.4.2 ModelSim軟件的安裝過程
8.4.3 使用ModelSim進(jìn)行設(shè)計仿真
8.4.4 在Quartus Ⅱ中直接調(diào)用ModelSim
8.5 實(shí)例：4位全加器設(shè)計及ModelSim仿真
8.5.1 實(shí)例簡介
8.5.2 實(shí)例目的
8.5.3 實(shí)例內(nèi)容
8.6 小結(jié)
8.7 習(xí)題
第9章 數(shù)字設(shè)計實(shí)例
9.1 卷積編碼Verilog HDL設(shè)計
9.1.1 卷積碼的編碼工作原理
9.1.2 卷積碼的Verilog實(shí)現(xiàn)
9.1.3 卷積碼的ModelSim仿真
9.2 通用異步收發(fā)器的Verilog HDL設(shè)計與驗證
9.2.1 通用異步收發(fā)器的規(guī)范
9.2.2 電路結(jié)構(gòu)設(shè)計
9.2.3 UART控制電路模塊的代碼設(shè)計與分析
9.2.4 發(fā)送電路的代碼設(shè)計與仿真分析
9.2.5 接收電路的代碼設(shè)計與仿真
9.2.6 UART系統(tǒng)仿真
9.2.7 UART自動測試Testbench
9.3 小結(jié)
9.4 習(xí)題
第10章 C/C++語言開發(fā)可編程邏輯器件
10.1 基于C/C++的硬件設(shè)計方法
10.2 硬件設(shè)計的C++數(shù)據(jù)類型
10.2.1 ac_int型
10.2.2 ac_fixed型
10.3 C/C++ FIR濾波器設(shè)計
10.3.1 直接型FIR濾波器
10.3.2 奇對稱FIR濾波器
10.3.3 轉(zhuǎn)置型FIR濾波器
10.4 C++濾波器的可編程邏輯實(shí)現(xiàn)及驗證
10.4.1 C++ FIR濾波器的實(shí)現(xiàn)
10.4.2 FIR濾波器的驗證
10.5 小結(jié)
10.6 習(xí)題
附錄Quartus Ⅱ支持的Verilog結(jié)構(gòu)
附錄AQuartus Ⅱ?qū)erilog的支持情況
附錄BQuartus Ⅱ?qū)erilog的支持情況
參考文獻(xiàn)

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