基于Quartus II的CPLD的數(shù)字系統(tǒng)設(shè)計與實現(xiàn)

內(nèi)容概要

　　《普通高等教育“十二五”電子信息類規(guī)劃教材：基于Quartus
II的CPLD的數(shù)字系統(tǒng)設(shè)計與實現(xiàn)》是山東省精品課程“電子技術(shù)”的配套教材之一，第1章介紹了QuartusⅡ9?X的開發(fā)流程，第2章介紹了CPLD的相關(guān)知識，第3章介紹門電路的實現(xiàn)方法，第4章介紹組合邏輯電路，第5章介紹了組合邏輯電路的應(yīng)用，第6章介紹了觸發(fā)器的知識，第7章介紹了時序邏輯電路，第8章介紹了時序邏輯電路的設(shè)計及應(yīng)用，第9章是基于原理圖的綜合設(shè)計實例，第10章是基于混合輸入的綜合設(shè)計。
　　《普通高等教育“十二五”電子信息類規(guī)劃教材：基于Quartus
II的CPLD的數(shù)字系統(tǒng)設(shè)計與實現(xiàn)》可作為高等院校自動化、電子信息、計算機(jī)及其他相關(guān)專業(yè)的教材，也可供從事電子設(shè)計的工程技術(shù)人員參考。

書籍目錄

前言
第1章 QuartusⅡ9.X開發(fā)流程
1.1 QuartusⅡ概述
1.2 面向FPGA/CPLD的開發(fā)流程
1.2.1 設(shè)計輸入
1.2.2 綜合
1.2.3 布線布局（適配）
1.2.4 仿真
1.2.5 下載和硬件測試
1.3 QuartusⅡ操作流程
1.3.1 創(chuàng)建工程
1.3.2 設(shè)計文件輸入
1.3.3 編譯前設(shè)置
1.3.4 全程編譯
1.3.5 時序仿真
1.3.6 RTL級電路
1.3.7 引腳鎖定
1.3.8 編程下載
1.3.9 其他下載方式
1.4 QuartusⅡ9.X的使用
1.4.1 原理圖電路設(shè)計方法
1.4.2 層次化設(shè)計流程
第2章 CPLD簡介
2.1 基本PLD的原理及分類
2.1.1 PLD的原理概述
2.1.2 PLD的分類
2.2 CPLD的結(jié)構(gòu)與原理
2.2.1 邏輯陣列塊
2.2.2 宏單元
2.2.3 擴(kuò)展乘積項
2.2.4 可編程連線陣列
2.2.5 I/O控制模塊
2.3 數(shù)字電路設(shè)計的常用外圍模塊電路
2.3.1 秒信號發(fā)生電路
2.3.2 單脈沖產(chǎn)生電路
2.3.3 電平保持產(chǎn)生電路
2.3.4 指示燈電路
2.3.5 數(shù)碼管顯示電路
2.3.6 矩陣鍵盤
2.3.7 發(fā)聲電路
2.4 數(shù)字電路設(shè)計的其他輔助電路
2.4.1 電源電路
2.4.2 復(fù)位電路
2.4.3 時鐘電路
第3章 門電路
3.1 基本門電路
3.1.1 與邏輯
3.1.2 或邏輯
3.1.3 非邏輯
3.2 復(fù)合邏輯電路
3.2.1 與非邏輯電路
3.2.2 或非邏輯電路
3.2.3 異或邏輯電路
3.2.4 同或邏輯電路
3.2.5 與或非邏輯電路
第4章 組合邏輯電路
4.1 加法器
4.1.1 半加器
4.1.2 全加器
4.1.3 4位串行進(jìn)位加法器
4.1.4 4位超前進(jìn)位加法器
4.2 比較器
4.2.1 1位比較器
4.2.2 4位擴(kuò)展比較器
4.3 編碼器
4.3.1 二進(jìn)制編碼器
4.3.2 8線?3線擴(kuò)展優(yōu)先編碼器
4.3.3 其他編碼器
4.4 譯碼器
4.4.1 二進(jìn)制譯碼器
4.4.2 3位二進(jìn)制擴(kuò)展譯碼器
4.4.3 顯示譯碼器
4.5 數(shù)據(jù)選擇器
4.5.1 4選1數(shù)據(jù)選擇器
4.5.2 字?jǐn)U展數(shù)據(jù)選擇器
4.5.3 位擴(kuò)展數(shù)據(jù)選擇器
4.6 數(shù)據(jù)分配器
4.6.1 1路?4路數(shù)據(jù)分配器
4.6.2 數(shù)據(jù)分配器的擴(kuò)展
第5章 組合邏輯電路應(yīng)用
5.1 組合邏輯電路的設(shè)計與測試方法
5.1.1 組合邏輯電路的一般設(shè)計
方法
5.1.2 組合邏輯電路的測試方法
5.2 加法器應(yīng)用
5.3 比較器應(yīng)用
5.4 編碼器應(yīng)用
5.4.1 16線?4線優(yōu)先編碼器
5.4.2 醫(yī)院呼叫燈的控制電路
5.5 譯碼器應(yīng)用
5.5.1 4線?16線二進(jìn)制譯碼器
5.5.2 設(shè)計一個編碼信號顯示電路
5.6 數(shù)據(jù)選擇器應(yīng)用
5.7 競爭冒險
5.7.1 險象的判斷
5.7.2 險象的解決方法
第6章 觸發(fā)器
6.1 基本觸發(fā)單元
6.1.1 基本觸發(fā)器
6.1.2 同步觸發(fā)器
6.1.3 邊沿觸發(fā)器
6.2 觸發(fā)器之間的轉(zhuǎn)換
6.2.1 JK觸發(fā)器轉(zhuǎn)換成其他觸發(fā)器
6.2.2 D觸發(fā)器轉(zhuǎn)換成其他觸發(fā)器
第7章 時序邏輯電路
7.1 同步二進(jìn)制計數(shù)器
7.1.1 同步3位二進(jìn)制加/減法計數(shù)器
7.1.2 同步3位二進(jìn)制可逆計數(shù)器
7.1.3 帶控制同步4位二進(jìn)制加法/可逆計數(shù)器
7.2 異步二進(jìn)制計數(shù)器
7.2.1 二進(jìn)制異步加/減法計數(shù)器
7.2.2 二進(jìn)制擴(kuò)展異步計數(shù)器
7.3 十進(jìn)制計數(shù)器
7.3.1 同步十進(jìn)制加/減法計數(shù)器
7.3.2 同步十進(jìn)制可逆計數(shù)器
7.3.3 帶控制1位同步十進(jìn)制加法計數(shù)器
7.3.4 單/雙時鐘1位同步十進(jìn)制可逆計數(shù)器
7.4 基本寄存器
7.5 移位寄存器
7.5.1 單向移位寄存器
7.5.2 雙向移位寄存器
7.5.3 8位移位寄存器
7.6 移位寄存器型計數(shù)器
7.6.1 環(huán)形計數(shù)器
7.6.2 扭環(huán)形計數(shù)器
第8章 時序邏輯電路的設(shè)計及應(yīng)用
8.1 時序邏輯電路的設(shè)計與測試方法
8.1.1 時序邏輯電路的一般設(shè)計方法
8.1.2 同步時序邏輯電路的設(shè)計步驟和方法
8.1.3 時序邏輯電路的測試方法
8.2 N進(jìn)制計數(shù)器
8.2.1 二十四進(jìn)制計數(shù)器
8.2.2 六十進(jìn)制計數(shù)器
8.3 時序邏輯電路的應(yīng)用
8.3.1 計數(shù)器的應(yīng)用
8.3.2 異步計數(shù)器的應(yīng)用
8.3.3 簡易數(shù)字秒表的設(shè)計
8.3.4 簡易數(shù)字鐘的設(shè)計
第9章 基于原理圖的綜合設(shè)計實例
9.1 數(shù)字頻率計
9.2 交通燈控制電路
9.3 電風(fēng)扇控制電路
9.4 跑馬燈設(shè)計
9.5 洗衣機(jī)控制器
第10章 基于原理圖和VHDL混合輸入的綜合設(shè)計實例
10.1 籃球比賽進(jìn)攻24s計時器
10.2 出租車自動計費器
10.3 電梯控制器
10.4 4×4鍵盤掃描電路設(shè)計
附錄實驗系統(tǒng)原理圖和實驗系統(tǒng)
實物圖
參考文獻(xiàn)

圖書封面

評論、評分、閱讀與下載

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