FPGA/VHDL設(shè)計(jì)入門與進(jìn)階

前言

　　現(xiàn)代電子信息技術(shù)的迅猛發(fā)展正在快速地改變著人們的學(xué)習(xí)、生活及工作方式。隨著新技術(shù)的不斷涌現(xiàn)，新的設(shè)計(jì)手段正在逐漸取代傳統(tǒng)的設(shè)計(jì)方法?？缛?1世紀(jì)的第2個(gè)10年，如何才能稱得上是一名合格的現(xiàn)代電子工程師呢，會(huì)不會(huì)51系列單片機(jī)，會(huì)不會(huì)設(shè)計(jì)印制電路板，這是絕大部分工科院校電子信息類的畢業(yè)生所能想到的具有競(jìng)爭(zhēng)力的知識(shí)和能力儲(chǔ)備。不幸的是，雖然以8051為代表的單片機(jī)仍然在向我們的生活滲透，但它早已無(wú)法主導(dǎo)當(dāng)今電子技術(shù)的應(yīng)用潮流，只寫著能熟練進(jìn)行單片機(jī)開(kāi)發(fā)的簡(jiǎn)歷難免淹沒(méi)在求職信的汪洋大海中?！　∏度胧较到y(tǒng)已經(jīng)成為當(dāng)今電子信息技術(shù)設(shè)計(jì)的發(fā)展方向，它不僅涵蓋了傳統(tǒng)軟硬件設(shè)計(jì)技術(shù)的方方面面，同時(shí)還融入了多任務(wù)實(shí)時(shí)操作系統(tǒng)等內(nèi)容。ASIC（Application SpecificIntegrated Circuit，專用集成電路）、DSP（Digital Signal Processing，數(shù)字信號(hào)處理）、以ARM（Advanced RISC。Machines）技術(shù)為代表的CPU（Central Processing Unit，中央處理器）以及本書將要討論的FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）已成為當(dāng)今電子信息技術(shù)設(shè)計(jì)的四大基石?？梢哉f(shuō)，目前幾乎所有中高檔的電子產(chǎn)品均會(huì)用到其中的一項(xiàng)或幾項(xiàng)技術(shù)?！　SIC產(chǎn)品性能優(yōu)良、成本低廉且使用簡(jiǎn)單，缺點(diǎn)是靈活性不夠；DSP技術(shù)擅長(zhǎng)于復(fù)雜的信號(hào)處理及數(shù)學(xué)運(yùn)算，缺點(diǎn)是并行運(yùn)算的能力受限于芯片內(nèi)部的處理器個(gè)數(shù)；ARM技術(shù)在需要實(shí)時(shí)操作系統(tǒng)的場(chǎng)合獨(dú)領(lǐng)風(fēng)騷，缺點(diǎn)是門檻高、學(xué)習(xí)及使用均需要較多的前期知識(shí)儲(chǔ)備（熟悉C語(yǔ)言、操作系統(tǒng)、一定的硬件知識(shí)等）；FPGA技術(shù)的巨大優(yōu)勢(shì)在于其使用的靈活性及無(wú)與倫比的并行運(yùn)算能力，且學(xué)習(xí)相對(duì)容易，即使只具備初步硬件設(shè)計(jì)概念的技術(shù)人員也能在較短的時(shí)間內(nèi)學(xué)會(huì)簡(jiǎn)單的設(shè)計(jì)，當(dāng)然，要想達(dá)到高手或?qū)＜壹?jí)別，仍然需要付出長(zhǎng)期艱苦的努力?！　★@然，現(xiàn)代電子信息領(lǐng)域的各種設(shè)計(jì)技術(shù)各有優(yōu)缺點(diǎn)，也就有各自擅長(zhǎng)的應(yīng)用環(huán)境。電子信息類產(chǎn)品的功能如此復(fù)雜且豐富多彩，如果為了設(shè)計(jì)出高質(zhì)量的產(chǎn)品而要掌握各種技術(shù)，那是不切實(shí)際的，因?yàn)槿说纳吘故怯邢薜模R(shí)是無(wú)限的。其實(shí)，各種技術(shù)及設(shè)計(jì)手段一直在不斷互相融合、取長(zhǎng)補(bǔ)短。比如，DSP芯片集成了多個(gè)處理器以增強(qiáng)其并行處理能力，加入部分可編程邏輯器件的結(jié)構(gòu)從而增加其使用的靈活性；FPGA器件內(nèi)部嵌入多個(gè)DSP、ARM。或其他微處理器以彌補(bǔ)其在復(fù)雜數(shù)學(xué)運(yùn)算或?qū)崟r(shí)操作系統(tǒng)方面的不足。因此，你完全不必為眾多的技術(shù)而感嘆無(wú)從下手，精通一項(xiàng)、觸類旁通是高手進(jìn)階的通常法則。

內(nèi)容概要

本書是FPGA設(shè)計(jì)的入門級(jí)教材，根據(jù)初學(xué)者的習(xí)慣安排章節(jié)內(nèi)容。本書將開(kāi)發(fā)工具與VHDL語(yǔ)言緊密結(jié)合起來(lái)介紹，便于讀者盡快形成VHDL與FPGA設(shè)計(jì)的整體概念，從而迅速掌握FPGA設(shè)計(jì)技術(shù)。    本書主要介紹了VHDL語(yǔ)言、ISE工具、ModelSim工具、FPGA設(shè)計(jì)技巧以及典型FPGA硬件電路板設(shè)計(jì)等相關(guān)內(nèi)容，重點(diǎn)講解VHDL語(yǔ)言與常規(guī)軟件語(yǔ)言的區(qū)別，詳細(xì)闡述VHDL語(yǔ)言設(shè)計(jì)的思路及方法，力求使讀者能順利弄懂硬件編程語(yǔ)言及FPGA設(shè)計(jì)的特點(diǎn)。    本書適合于FPGA設(shè)計(jì)初學(xué)者使用，可作為電子信息類本科高年級(jí)學(xué)生和研究生的參考教材，也可作為FPGA工程師的參考書。

書籍目錄

前言第1章 可編程邏輯器件基礎(chǔ)  1.1 PLD概述    1.1.1 基本概念及發(fā)展歷史    1.1.2 HDL語(yǔ)言  1.2 CPLD與FPGA的區(qū)別    1.2.1 CPLD的結(jié)構(gòu)    1.2.2 FPGA的結(jié)構(gòu)    1.2.3 FPGA與CPLD比較  1.3 Xilinx主要器件  1.4 設(shè)計(jì)工具及開(kāi)發(fā)環(huán)境安裝    1.4.1 設(shè)計(jì)工具    1.4.2 開(kāi)發(fā)環(huán)境安裝  1.5 小結(jié)第2章 FPGA設(shè)計(jì)流程及實(shí)例  2.1 FPGA設(shè)計(jì)流程  2.2 設(shè)計(jì)實(shí)例——七段數(shù)碼管顯示    2.2.1 功能描述及對(duì)外接口    2.2.2 設(shè)計(jì)輸入    2.2.3 設(shè)計(jì)綜合    2.2.4 功能仿真    2.2.5 設(shè)計(jì)實(shí)現(xiàn)：    2.2.6 布局布線后仿真    2.2.7 程序下載  2.3 小結(jié)第3章 VHDL語(yǔ)言基礎(chǔ)  3.1 程序結(jié)構(gòu)    3.1.1 庫(kù)與程序包    3.1.2 實(shí)體與結(jié)構(gòu)    3.1.3 端口    3.1.4 內(nèi)部結(jié)構(gòu)設(shè)計(jì)  3.2 命名法則  3.3 數(shù)據(jù)類型    3.3.1 基本數(shù)據(jù)類型    3.3.2 IEEE定義的數(shù)據(jù)類型  3.4 數(shù)據(jù)對(duì)象  3.5 運(yùn)算符    3.5.1 邏輯運(yùn)算符    3.5.2 符號(hào)運(yùn)算符    3.5.3 關(guān)系運(yùn)算符    3.5.4 算術(shù)運(yùn)算符    3.5.5 移位運(yùn)算符    3.5.6 連接運(yùn)算符    3.5.7 運(yùn)算符的優(yōu)先級(jí)  3.6 小結(jié)第4章 VHDL程序設(shè)計(jì)  4.1 VHDL語(yǔ)句    4.1.1 賦值語(yǔ)句    4.1.2 when-else語(yǔ)句    4.1.3 with-select-when語(yǔ)句    4.1.4 pracess的語(yǔ)法結(jié)構(gòu)    4.1.5 if語(yǔ)句    4.1.6 case語(yǔ)句    4.1.7 循環(huán)語(yǔ)句    4.1.8 wait語(yǔ)句  4.2 層次式設(shè)計(jì)  4.3 設(shè)計(jì)實(shí)例——秒表功能電路    4.3.1 頂層文件設(shè)計(jì)    4.3.2 時(shí)鐘產(chǎn)生模塊    4.3.3 按鍵去抖模塊    4.3.4 秒表計(jì)數(shù)器模塊    4.3.5 數(shù)碼管及LED顯示模塊  4.4 小結(jié)第5章 VHDL高級(jí)語(yǔ)法  5.1 子程序    5.1.1 函數(shù)    5.1.2 過(guò)程  5.2 程序包  5.3 重載  5.4 建模方法  5.5 設(shè)計(jì)實(shí)例——碼型轉(zhuǎn)換電路    5.5.1 電路功能描述    5.5.2 程序包文件設(shè)計(jì)    5.5.3 碼轉(zhuǎn)換頂層文件設(shè)計(jì)  5.6 小結(jié)第6章 ISE使用基礎(chǔ)  6.1 工程管理器    6.1.1 菜單欄    6.1.2 工具欄  6.2 設(shè)計(jì)輸入工具    6.2.1 HDL語(yǔ)言編輯器    6.2.2 原理圖輸入工具    6.2.3 IP核輸入工具——單端存儲(chǔ)器設(shè)計(jì)    6.2.4 測(cè)試激勵(lì)輸入工具    6.2.5 語(yǔ)言模板工具  6.3 綜合工具    6.3.1 XST綜合工具    6.3.2 SynplifyPro綜合工具  6.4 約束工具  6.5 實(shí)現(xiàn)工具  6.6 程序下載工具  6.7 小結(jié)第7章 ISE高級(jí)應(yīng)用  7.1 時(shí)序約束    7.1.1 時(shí)序約束的概念    7.1.2 設(shè)計(jì)實(shí)例——高速計(jì)數(shù)器設(shè)計(jì)    7.1.3 約束編輯器工具  7.2 XPower功耗分析器    7.2.1 XPower界面    7.2.2 XPower參數(shù)設(shè)置    7.2.3 高速計(jì)數(shù)器功耗分析  7.3 ChipScopePr0邏輯分析儀    7.3.1 ChipScopePro簡(jiǎn)介    7.3.2 設(shè)計(jì)實(shí)例——混頻器設(shè)計(jì)    7.3.3 插入ChipScopePro內(nèi)核    7.3.4 使用ChipScopePro分析器  7.4 小結(jié)第8章 仿真技術(shù)  8.1 ModelSim仿真工具    8.1.1 仿真參數(shù)設(shè)置    8.1.2 ModelSim工作界面  8.2 設(shè)計(jì)實(shí)例——信號(hào)檢測(cè)程序設(shè)計(jì)  8.3 常用仿真及調(diào)試方法    8.3.1 新建測(cè)試激勵(lì)文件    8.3.2 功能仿真及時(shí)序仿真    8.3.3 查看波形區(qū)間的時(shí)間    8.3.4 查看設(shè)計(jì)內(nèi)部信號(hào)波形    8.3.5 波形比較  8.4 文件IO在仿真中的應(yīng)用    8.4.1 文件IO數(shù)據(jù)類型及過(guò)程    8.4.2 設(shè)計(jì)實(shí)例——VHDL文件IO讀寫  8.5 小結(jié)第9章 FPGA設(shè)計(jì)技巧  9.1 引腳狀態(tài)設(shè)置  9.2 利用硬件原語(yǔ)設(shè)計(jì)  9.3 設(shè)計(jì)實(shí)例——使用DCM生成系統(tǒng)時(shí)鐘  9.4 全局時(shí)鐘資源  9.5 根據(jù)芯片結(jié)構(gòu)制定設(shè)計(jì)方案  9.6 使用IP核進(jìn)行設(shè)計(jì)  9.7 采用移位實(shí)現(xiàn)乘法運(yùn)算  9.8 設(shè)計(jì)實(shí)例——提高浮點(diǎn)乘法器系統(tǒng)頻率  9.9 小結(jié)第10章 FPGA電路板設(shè)計(jì)實(shí)例  10.1 電路板基本功能  10.2 主要芯片介紹    10.2.1 FPGA芯片XC3S200    10.2.2 FPGA配置芯片XCF02S    10.2.3 電源管理芯片76801及767D325  10.3 電路原理圖  10.4 小結(jié)參考文獻(xiàn)

章節(jié)摘錄

　　大多FPGA設(shè)計(jì)的教材及參考書在講解設(shè)計(jì)流程時(shí)，均把設(shè)計(jì)綜合放在功能仿真之后，原因是功能仿真只是對(duì)設(shè)計(jì)輸入的語(yǔ)法進(jìn)行檢查及仿真，不涉及到具體的電路綜合及實(shí)現(xiàn)。換句話說(shuō)，即使你寫出的代碼最終無(wú)法綜合成具體電路，功能仿真也可能正確無(wú)誤。作者認(rèn)為，如果辛辛苦苦寫出的代碼最終無(wú)法綜合成電路，即根本不是一個(gè)可能實(shí)現(xiàn)的設(shè)計(jì)，這種情況下還不盡早檢查設(shè)計(jì)并修改，而是費(fèi)盡心思追求功能仿真的正確性，豈不是在進(jìn)一步浪費(fèi)你寶貴的時(shí)間？所以，在設(shè)計(jì)輸入完成后，先對(duì)設(shè)計(jì)綜合一下，看看你的設(shè)計(jì)是否能形成電路，再去進(jìn)行仿真可能會(huì)更好些。所謂設(shè)計(jì)綜合，也就是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門、觸發(fā)器等基本邏輯單元組成的邏輯連接，并形成edf和edn等格式的文件，供布局布線器進(jìn)行實(shí)現(xiàn)。如第1章可編程邏輯器件基礎(chǔ)中所述，F(xiàn)PGA／CPLD器件內(nèi)部本身是由一些基本的組合邏輯門、觸發(fā)器、存儲(chǔ)器等元素組成，綜合的過(guò)程也就是將我們通過(guò)語(yǔ)言或繪圖描述的功能電路自動(dòng)編譯成基本邏輯單元組合的過(guò)程。這好比用Protel設(shè)計(jì)時(shí)，設(shè)計(jì)好電路原理圖后，要將原理圖轉(zhuǎn)換成網(wǎng)表文件，如果沒(méi)有為每個(gè)原理圖中的元件指定器件封裝，或元件庫(kù)中沒(méi)有指定的元件封裝，則在轉(zhuǎn)換成網(wǎng)表文件并進(jìn)行后期布局布線時(shí)無(wú)法進(jìn)行下去。同樣，如果HDL輸入語(yǔ)句本身沒(méi)有與之對(duì)應(yīng)的硬件實(shí)現(xiàn)（后續(xù)章節(jié)會(huì)講到，一些。HDL語(yǔ)法無(wú)法實(shí)現(xiàn)成具體電路，如延時(shí)語(yǔ)句等），自然也就無(wú)法將設(shè)計(jì)綜合成正確的電路，這樣的設(shè)計(jì)即使在功能、語(yǔ)法上是正確的，在硬件上卻無(wú)法找到與之相對(duì)應(yīng)的邏輯單元來(lái)實(shí)現(xiàn)。

編輯推薦

　　合理安排章節(jié)內(nèi)容，輕松學(xué)習(xí)FPGA技術(shù)，詳解硬件語(yǔ)言特點(diǎn)，迅速掌握編程技巧，深度剖析典型問(wèn)題，順利理清開(kāi)發(fā)思路，講解完整實(shí)例應(yīng)用，體會(huì)FPGA學(xué)習(xí)樂(lè)趣。

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