集成電路設(shè)計(jì)CAD/EDA工具實(shí)用教程

前言

集成電路是電子工業(yè)的基礎(chǔ)。以集成電路為基礎(chǔ)的電子信息產(chǎn)業(yè)的發(fā)展，對(duì)國(guó)民經(jīng)濟(jì)發(fā)展、產(chǎn)業(yè)技術(shù)創(chuàng)新能力的提高及現(xiàn)代國(guó)防建設(shè)都具有極其重要的作用，而集成電路設(shè)計(jì)業(yè)則是集成電路產(chǎn)業(yè)鏈的核心。隨著集成電路技術(shù)的發(fā)展，集成電路設(shè)計(jì)的手段也經(jīng)歷了從手工設(shè)計(jì)到計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE），在20世紀(jì)90年代開始逐步發(fā)展到電子設(shè)計(jì)自動(dòng)化（Electronics Design Automation，EDA）階段。CAD／EDA工具已經(jīng)成為當(dāng)今集成電路設(shè)計(jì)和制造流程中的必不可少的部分。技術(shù)進(jìn)步伴隨著設(shè)計(jì)復(fù)雜性的提高，導(dǎo)致了CAD／EDA工具的功能也越來(lái)越復(fù)雜，對(duì)集成電路設(shè)計(jì)工程師和科研人員提出了更高的要求：不但要有足夠的數(shù)學(xué)、物理、器件、電路、工藝方面的知識(shí)，還要投入相當(dāng)?shù)木W(xué)習(xí)、熟悉CAD／EDA工具和系統(tǒng)的使用。不同CAD／EDA工具提供的手冊(cè)因其系統(tǒng)的復(fù)雜性以及不是用母語(yǔ)編寫，會(huì)給沒有相應(yīng)經(jīng)驗(yàn)指導(dǎo)的初學(xué)者帶來(lái)很大問題。市面上已經(jīng)出版的CAD／EDA書籍大多是關(guān)于電子系統(tǒng)級(jí)應(yīng)用或者是針對(duì)超大規(guī)模集成電路的設(shè)計(jì)方法學(xué)，而針對(duì)模擬集成電路設(shè)計(jì)、數(shù)?；旌霞呻娐吩O(shè)計(jì)和生產(chǎn)制造相關(guān)的CAD／EDA工具的指導(dǎo)卻很少。基于這個(gè)原因，編著者結(jié)合多年的集成電路設(shè)計(jì)和CAD／EDA工具使用經(jīng)驗(yàn)，編寫了本書，輔以不同的設(shè)計(jì)實(shí)例和流程來(lái)介紹相應(yīng)的典型CAD／EDA工具的使用。本書分為兩個(gè)部分，共12章。第一部分以不同的設(shè)計(jì)實(shí)例為基礎(chǔ)，介紹了模擬集成電路設(shè)計(jì)工具的應(yīng)用，以Cadence設(shè)計(jì)流程中的工具為主，同時(shí)也介紹了業(yè)界常用的Synopsys公司的.Hspice電路仿真工具和Mentor Graphics公司的Calibre版圖驗(yàn)證工具以及SpfingSo公司的Laker版圖繪制軟件的使用。第二部分為數(shù)字集成電路設(shè)計(jì)工具的使用教程，分別介紹了使用Matlab進(jìn)行系統(tǒng)級(jí)驗(yàn)證、使用：ModelSim和NC. Verilog進(jìn)行HDI。描述和仿真、使用XilinxISE進(jìn)行FPGA硬件驗(yàn)證設(shè)計(jì)、使用Design Compiler進(jìn)行邏輯綜合以及使用Astro進(jìn)行布局布線設(shè)計(jì)過程，最后介紹了數(shù)字IC設(shè)計(jì)的驗(yàn)證方法學(xué)及可測(cè)性設(shè)計(jì)的基本概念和流程。本書出版前的講義多年來(lái)一直作為浙江大學(xué)微電子及相關(guān)專業(yè)“集成電路課程設(shè)計(jì)”課程的教材，并且不斷積累、更新。在寫作方式上，一是從應(yīng)用的角度引導(dǎo)讀者學(xué)習(xí)、掌握軟件的使用；二是選取了典型的工具，每部分的主體設(shè)計(jì)流程均經(jīng)過了流片和測(cè)試驗(yàn)證，所選的例子也都是取自實(shí)際的科研和教學(xué)項(xiàng)目，具有一定的代表性和實(shí)用性。本書可以作為微電子及相關(guān)專業(yè)的高年級(jí)本科生和研究生的集成電路設(shè)計(jì)課程的教材，也可供集成電路領(lǐng)域科研人員和工程師參考。

內(nèi)容概要

　　本書基于IC設(shè)計(jì)實(shí)例，系統(tǒng)全面地介紹了模擬集成電路設(shè)計(jì)和數(shù)字集成電路設(shè)計(jì)所需CAD/EDA工具的基礎(chǔ)知識(shí)和使用方法。　　模擬集成電路設(shè)計(jì)以Cadence工具為主，同時(shí)也介紹了業(yè)界常用的Hspice電路仿真工具、Calibre版圖驗(yàn)證工具以及Laker版圖繪制軟件等的使用。數(shù)字集成電路設(shè)計(jì)則介紹了從使用Matlab進(jìn)行系統(tǒng)級(jí)建模、使用ModelSim和NC-Verilog進(jìn)行仿真、使用Xilinx ISE進(jìn)行FPGA硬件驗(yàn)證、使用Design Compiler進(jìn)行邏輯綜合直至使用Astro進(jìn)行布局布線的完整設(shè)計(jì)過程，以及數(shù)字IC設(shè)計(jì)的驗(yàn)證方法學(xué)及可測(cè)性設(shè)計(jì)的基本概念和流程。　　本書可作為微電子及相關(guān)專業(yè)的高年級(jí)本科生和研究生的集成電路設(shè)計(jì)課程的教材，也可供集成電路領(lǐng)域科研人員和工程師參考。

書籍目錄

前言第一部分 模擬集成電路設(shè)計(jì)工具及使用第1章 典型電路仿真工具軟件1.1 Cadence電路仿真工具包1.1.1 設(shè)計(jì)環(huán)境簡(jiǎn)介1.1.2 電路圖輸入工具Virtuoso Schemmic Composer1.1.3 仿真環(huán)境工具Analog Design. Environment1.1.4 仿真結(jié)果的顯示及處理1.1.5 建立子模塊1.1.6 設(shè)計(jì)實(shí)例——D觸發(fā)器1.2 Hspice電路仿真工具1.2.1 Hspice簡(jiǎn)介1.2.2 *sp文件的生成1.2.3 運(yùn)行與仿真1.3 Ultra Sim仿真技術(shù)1.3.1 Ultra Sim簡(jiǎn)介1.3.2 仿真環(huán)境設(shè)置1.4 芯片封裝的建模與帶封裝信息的仿真1.4.1 射頻IC封裝簡(jiǎn)介1.4.2 PKG軟件的具體使用第2章 模擬集成電路設(shè)計(jì)及仿真實(shí)例2.1 電壓基準(zhǔn)源設(shè)計(jì)及仿真2.1.1 電壓基準(zhǔn)源簡(jiǎn)介2.1.2 電壓基準(zhǔn)源分類2.1.3 實(shí)現(xiàn)帶隙基準(zhǔn)源的原理2.1.4 基準(zhǔn)源啟動(dòng)電路2.1.5 基準(zhǔn)源噪聲2.1.6 基準(zhǔn)源輸出驅(qū)動(dòng)2.1.7 基準(zhǔn)源計(jì)算機(jī)仿真2.1.8 基準(zhǔn)源的版圖設(shè)計(jì)2.2 CMOS集成電路噪聲分析及仿真2.2.1 噪聲類型2.2.2 噪聲分析方法2.2.3 連續(xù)時(shí)間系統(tǒng)的噪聲仿真2.3 開關(guān)電容電路仿真2.3.1 開關(guān)電容電路簡(jiǎn)介2.3.2 開關(guān)電容電路的精度2.3.3 使用雙相無(wú)交疊時(shí)鐘的開關(guān)電容電路的分析方法2.3.4 開關(guān)電容電路的Cadence仿真方法2.3.5 開關(guān)電容電路頻率響應(yīng)仿真2.3.6 開關(guān)電容電路的噪聲仿真第3章 版圖繪制及其工具軟件3.1 典型CMOS工藝流程簡(jiǎn)介3.2 設(shè)計(jì)規(guī)則簡(jiǎn)介3.3 Ⅵrtuoso軟件簡(jiǎn)介及使用3.3.1 Virtuoso軟件啟用3.3.2 Virtuoso快捷鍵的使用3.3.3 設(shè)計(jì)實(shí)例——反相器版圖繪制3.3.4 PDK簡(jiǎn)介3.4 Laker軟件簡(jiǎn)介及使用3.4.1 Laker’使用時(shí)需要的文件3.4.2 I,aker軟件啟用及主窗口3.4.3 I,aker基本版圖編輯功能3.4.4 Laker特有高級(jí)版圖編輯功能3.4.5 原理圖驅(qū)動(dòng)的版圖編輯3.4.6 設(shè)計(jì)實(shí)例——設(shè)計(jì)規(guī)則驅(qū)動(dòng)的版圖設(shè)計(jì)3.4.7 設(shè)計(jì)實(shí)例——利用Mcell完成一個(gè)二輸入與非門的版圖設(shè)計(jì)3.5 版圖設(shè)計(jì)中的相關(guān)主題3.5.1 天線效應(yīng)3.5.2 Dummy的設(shè)計(jì)3.5.3 GuardRing的設(shè)計(jì)3.5 -Match的設(shè)計(jì)第4章 版圖驗(yàn)證與后仿真4.1 版圖驗(yàn)證與后仿真簡(jiǎn)介4.2 Diva驗(yàn)證工具4.2.1 DivaDRC規(guī)則文件4.2.2 Diva版圖提取文件4.2.3 L,VS文件的介紹4.2.4 寄生參數(shù)提取文件4.2.5 設(shè)計(jì)實(shí)例——非門的版圖驗(yàn)證4.3 Calibre驗(yàn)證工具4.3.1 Calibre規(guī)則文件4.3.2 Calibre使用方法4.3.3 數(shù)?；旌想娐稬VS的操作方法第5章 設(shè)計(jì)所需規(guī)則文件的詳細(xì)說(shuō)明5.1 完整的DivaDRCExtract LVS規(guī)則文件5.1.1 DivaDRC規(guī)則文件5.1.2 DivaExtract規(guī)則文件5.1.3 DivaLVS規(guī)則文件5.2 Diva層次處理語(yǔ)句的圖文解釋5.2.1 邏輯命令5.2.2 關(guān)系命令5.2.3 選擇命令5.2.4 尺寸命令5.2.5 層生成命令5.2.6 存儲(chǔ)命令5.3 Diva中DRC和寄生參數(shù)提取語(yǔ)句5.3.1 DivaDRC語(yǔ)句5.3.2 Diva寄生參數(shù)提取語(yǔ)句第二部分 數(shù)字集成電路設(shè)計(jì)工具及使用第6章 系統(tǒng)級(jí)建模與數(shù)?；旌戏抡?.1 Matlab簡(jiǎn)介6.2 Ma廿ab的Toolboxes6.2.1 數(shù)字信號(hào)處理6.2.2 濾波器設(shè)計(jì)6.2.3 LinkForModelSim6.3 Matlab的編程6.4 Simulink仿真基礎(chǔ)6.4.1 Simulink簡(jiǎn)介6.4.2 Simulink的模塊6.4.3 Simulink仿真參數(shù)的設(shè)定6.4.4 設(shè)計(jì)實(shí)例——Simulink操作與幾個(gè)常用數(shù)字系統(tǒng)模型的仿真6.5 Verilog-A簡(jiǎn)介6.6 Verilog-A編程6.6.1 基本語(yǔ)法6.6.2 基本表達(dá)式6.6.3 模擬運(yùn)算符6.6.4 Verilog-A仿真6.7 Verilog-A建模實(shí)例6.7.1 反相器6.7.2 利用Cadence中的向?qū)Мa(chǎn)生模擬模塊6.8 Spectre-venlog混合信號(hào)仿真6.8.1 Spectre-verilog仿真簡(jiǎn)介6.8.2 創(chuàng)建模擬模塊6.8.3 創(chuàng)建數(shù)字模塊6.8.4 設(shè)置仿真配置文件6.8.5 設(shè)置和檢查模塊劃分6.8.6 設(shè)置數(shù)模接口6.8.7 設(shè)置仿真菜單及仿真結(jié)果第7章 數(shù)字電路設(shè)計(jì)與Verllog7.1 HDL設(shè)計(jì)方法學(xué)7.1.1 數(shù)字電路設(shè)計(jì)方法7.1.2 硬件描述語(yǔ)言7.1.3 設(shè)計(jì)方法學(xué)簡(jiǎn)介7.1.4 VerilogHDI。簡(jiǎn)介7.2 verilogHDL建模7.2.1 模塊7.2.2 時(shí)延7.2.3 三種建模方式7.3 VemDgHDL基本語(yǔ)法7.3.1 標(biāo)識(shí)符7.3.2 注釋7.3.3 格式7.3.4 數(shù)字值集合7.3.5 數(shù)據(jù)類型7.3.6 運(yùn)算符和表達(dá)式7.3.7 條件語(yǔ)句7.3.8 case語(yǔ)句7.4 結(jié)構(gòu)建模7.4.1 模塊定義7.4.2 模塊端口7.4.3 實(shí)例化語(yǔ)句7.5 數(shù)據(jù)流建模7.5.1 連續(xù)賦值語(yǔ)句7.5.2 阻塞賦值語(yǔ)句7.5.3 非阻塞賦值語(yǔ)句7.5.4 設(shè)計(jì)實(shí)例——頻率計(jì)數(shù)器7.6 行為建模7.6.1 行為建模簡(jiǎn)介7.6.2 順序語(yǔ)句塊

章節(jié)摘錄

插圖：12.1.1測(cè)試對(duì)芯片、電路板、系統(tǒng)，有相同的測(cè)試定義：測(cè)試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的輸入激勵(lì)，并測(cè)量其確定的輸出。將輸出的響應(yīng)與一個(gè)“理想”的期待響應(yīng)進(jìn)行比較，進(jìn)而判斷被測(cè)對(duì)象是否存在故障。一般來(lái)說(shuō)，一個(gè)合格的芯片在制造過程中要經(jīng)過兩次測(cè)試：一次是所謂的晶圓片測(cè)試，就是將制造好的晶圓片進(jìn)行嚴(yán)格的測(cè)試，然后進(jìn)行劃片、封裝，實(shí)際上只有那些通過測(cè)試的裸片才會(huì)進(jìn)行封裝，而未通過測(cè)試的裸片則直接淘汰：第二次測(cè)試為封裝好的產(chǎn)品測(cè)試，就是通過封裝的芯片仍然需要進(jìn)一步測(cè)試，以確認(rèn)沒有封裝引起的故障，才能成為真正的產(chǎn)品。測(cè)試所要檢查的不是設(shè)計(jì)的功能錯(cuò)誤，而是芯片在生產(chǎn)過程中引入的電路結(jié)構(gòu)上的制造缺陷。而產(chǎn)品在設(shè)計(jì)階段的設(shè)計(jì)驗(yàn)證，檢查的是電路的設(shè)計(jì)是否能完成指定的功能和達(dá)到要求的性能。12.1.2可測(cè)性設(shè)計(jì)可測(cè)性設(shè)計(jì)（Design for Test，DFT）是通過控制和觀察電路中的信號(hào)，確定電路是否正常工作的過程。可測(cè)性設(shè)計(jì)技術(shù)的目的就是試圖增加電路節(jié)點(diǎn)的可控制性和可觀察性，從而增加測(cè)試覆蓋率，并減少測(cè)試單位產(chǎn)品所需的時(shí)間。

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