Verilog HDL與CPLD/FPGA項(xiàng)目開發(fā)教程

內(nèi)容概要

本書以Altera公司的MAXⅡ系列EPM1270T144C5N為藍(lán)本闡述了基于CPLD／FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)放在工程實(shí)踐能力和Verilog HDL硬件描述語言的編程開發(fā)能力方面。本書按照基于工作過程的以“項(xiàng)目”為載體的教學(xué)模式的思路進(jìn)行編寫，“項(xiàng)目”的選取以直觀、生動(dòng)、有趣、實(shí)用為原則，并遵循由易到難、由簡單到綜合的學(xué)習(xí)規(guī)律。全書共3章，第1章主要介紹CPLD／FPGA項(xiàng)目開發(fā)入門，包括CPLD／FPGA開發(fā)系統(tǒng)概述、QuartusⅡ開發(fā)環(huán)境的使用、Verilog HDL硬件描述語言編程基礎(chǔ)：第2章以13個(gè)單元項(xiàng)目為載體來介紹組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)(如鍵盤、數(shù)碼管、液晶、點(diǎn)陣屏、音樂等外圍接U的驅(qū)動(dòng))：第3章以電子時(shí)鐘、交通信號(hào)燈控制、串行通信、數(shù)字式競賽搶答器4個(gè)綜合項(xiàng)目為載體，介紹用Verilog HDL硬件描述語言進(jìn)行綜合項(xiàng)目開發(fā)的一般步驟，使讀者在實(shí)踐中鍛煉編程、調(diào)試和創(chuàng)新能力，形成良好的編程風(fēng)格。附錄中給出了數(shù)字系統(tǒng)設(shè)計(jì)中的常見問題解析。    本書可作為高職高專電子工：程、計(jì)算機(jī)、微電子、自動(dòng)控制等相關(guān)專業(yè)電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，EDA)課程的教材，也可作為EDA初學(xué)者或工程技術(shù)人員的參考資料。

書籍目錄

出版說明 前言 第1章 CPLD／FPGA項(xiàng)目開發(fā)入門   1.1 CPLD／FPGA開發(fā)系統(tǒng)概述   1.2 CPLD／FPGA器件識(shí)別   1.3 CCIT CPLD／FPGA實(shí)驗(yàn)儀使用   1.4 QuartusⅡ開發(fā)環(huán)境應(yīng)用   1.5 Vedlog HDL語言基礎(chǔ)應(yīng)用   1.6 Vehlog HDL語言實(shí)例設(shè)計(jì)   1.7 習(xí)題 第2章 基于CPLD／FPGA的單元項(xiàng)目開發(fā)   2.1 項(xiàng)目1 設(shè)計(jì)基本邏輯門電路   2.2 項(xiàng)目2 設(shè)計(jì)譯碼器   2.3 項(xiàng)目3 編碼器和數(shù)據(jù)選擇器設(shè)計(jì)   2.4 項(xiàng)目4 觸發(fā)器設(shè)計(jì)   2.5 項(xiàng)目5 全加器設(shè)計(jì)   2.6 項(xiàng)目6 計(jì)數(shù)器設(shè)計(jì)   2.7 項(xiàng)目7 乘法器設(shè)計(jì)   2.8 項(xiàng)目8 除法器設(shè)計(jì)   2.9 項(xiàng)目9 鍵盤LED發(fā)光二極管應(yīng)用設(shè)計(jì)   2.10 項(xiàng)目10 靜、動(dòng)態(tài)LED發(fā)光二極管顯示   2.11 項(xiàng)目11 點(diǎn)陣LED顯示屏及其漢字顯示   2.12 項(xiàng)目12 蜂鳴器應(yīng)用設(shè)計(jì)   2.13 項(xiàng)目13 LCD液晶顯示系統(tǒng)設(shè)計(jì)   2.14 習(xí)題 第3章 基于CPLD／FPGA的綜合項(xiàng)目開發(fā)   3.1 項(xiàng)目1 基于Verilog HDL的數(shù)字時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)   3.2 項(xiàng)目2 基于Verilog HDL的交通信號(hào)燈模擬控制設(shè)計(jì)   3.3 項(xiàng)目3 UART異步串行通信設(shè)計(jì)   3.4 項(xiàng)目4 基于Verilog HDL的四路數(shù)字式競賽搶答器設(shè)計(jì)   3.5 習(xí)題 附錄   附錄A Verilog HDL關(guān)鍵字   附錄B QuartusⅡ 7.2支持的Verilog HDL數(shù)據(jù)類型和語句   附錄C 基于Verilog HDL的CPLD／FPGA設(shè)計(jì)常見問題解析   附錄D 高級語言的串行通信編程   參考文獻(xiàn)

章節(jié)摘錄

插圖：隨著電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的不斷發(fā)展，其含義也在不斷發(fā)生變化，早期的電子設(shè)計(jì)自動(dòng)化多指類似Protel電路版圖的設(shè)計(jì)自動(dòng)化概念，這種概念僅限于電路元器件與元器件之問（即芯片外）設(shè)計(jì)自動(dòng)化，而由于微電子技術(shù)的不斷發(fā)展，當(dāng)今的EDA技術(shù)則更多的是指可編程邏輯器件的設(shè)計(jì)技術(shù)，即芯片內(nèi)的電路設(shè)計(jì)自動(dòng)化。也就是說，開發(fā)人員完全可以通過自己的電路設(shè)計(jì)來定制其芯片內(nèi)部的電路功能，使之成為設(shè)計(jì)者自己的專用集成電路（ASIC）芯片。這就是我們今天所說的的EDA技術(shù)——用戶PLD（可編程邏輯器件）技術(shù)。它的應(yīng)用無處不在，從簡單的邏輯電路、時(shí)序電路設(shè)計(jì)到復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)，從通信領(lǐng)域（軟件無線電）、數(shù)字信號(hào)處理（DSP）領(lǐng)域，到嵌入式／片上系統(tǒng)（SOC）及各種IP內(nèi)核等諸多領(lǐng)域。如果說原來的Tango（Protel）問世在電子設(shè)計(jì)領(lǐng)域是一次革命的話，那么，今天的CPLD／FPGA技術(shù)稱得上是電子設(shè)計(jì)領(lǐng)域的第二次革命。隨著可編程器件PLD技術(shù)的不斷發(fā)展和崛起，其功能之卓越和先進(jìn)已經(jīng)令當(dāng)今的電子工程師們贊嘆不已，除了它設(shè)計(jì)靈活、仿真調(diào)試方便、體積小、容量大、I／O口豐富、成本低廉、易編程和加密等優(yōu)點(diǎn)外，更突出的特點(diǎn)是其芯片的在系統(tǒng)可編程技術(shù)。也就是說，它不但具有可編程和可再反復(fù)編程的能力，而且只要把器件插在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)內(nèi)或線路板上，就可以重新構(gòu)造其設(shè)計(jì)邏輯而對器件進(jìn)行編程或者反復(fù)編程，這種技術(shù)被稱為在系統(tǒng)可編程技術(shù)，簡稱ISP技術(shù)。由于ISP技術(shù)的應(yīng)用，打破了產(chǎn)品開發(fā)時(shí)必須先編程后裝配的慣例，而可以做到先裝配后編程，成為產(chǎn)品后還可以在系統(tǒng)內(nèi)反復(fù)編程和修改。ISP技術(shù)使得系統(tǒng)內(nèi)硬件的功能像軟件一樣被編程配置，使系統(tǒng)的升級和維護(hù)變得更容易和方便?？梢哉f，可編程器件真正做到了硬件的“軟件化”自動(dòng)設(shè)計(jì)。

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