高性能微處理器電路設(shè)計(jì)

內(nèi)容概要

本書(shū)論述了高性能微處理器電路設(shè)計(jì)的幾乎所有方面，包括工藝技術(shù)對(duì)微處理器體系結(jié)構(gòu)的影響、考慮工藝參數(shù)變動(dòng)情況下的器件和連線模型、高速算術(shù)邏輯單元的設(shè)計(jì)、低電壓設(shè)計(jì)技術(shù)、泄漏功耗降低技術(shù)、時(shí)鐘分配、供電分配、高速信號(hào)傳輸、寄存器文件和緩存設(shè)計(jì)、芯片測(cè)試等等。    本書(shū)可供從事電子電路設(shè)計(jì)的相關(guān)技術(shù)人員參考，也可作為微電子專(zhuān)業(yè)高年級(jí)本科生和研究生的教材。

作者簡(jiǎn)介

錢(qián)德拉卡山
    是麻省理工學(xué)院電氣工程與計(jì)算機(jī)科學(xué)系的副教授。Chandrakasan博士獲得了很多獎(jiǎng)，并在多個(gè)IEEE和ACM會(huì)議上擔(dān)任技術(shù)程序委員。他的研究領(lǐng)域包括DSP的高效能實(shí)現(xiàn)、無(wú)線微傳感器網(wǎng)絡(luò)和VLSI的CAD工具。

書(shū)籍目錄

譯者序原書(shū)序第1章  物理工藝對(duì)體系結(jié)構(gòu)的影響1  1.1  引言1  1.2  CMOS工藝下處理器體系結(jié)構(gòu)的實(shí)現(xiàn)3  1.3  高性能微處理器周期時(shí)間的選擇12  1.4  PA8000、21164和21264處理器的比較13  1.5  互連電阻的趨勢(shì)14  1.6  功耗趨勢(shì)15  1.7  高級(jí)封裝19  1.8  小結(jié)20  參考文獻(xiàn)21第2章  CMOS器件尺寸縮小和亞0.25μm系統(tǒng)中的問(wèn)題22  2.1  MOSFET縮小理論22  2.2  0.25μm以下工藝中CMOS的縮小問(wèn)題26  2.3  互連RC延遲33  2.4  低溫CMOS35  參考文獻(xiàn)38第3章  泄漏功耗降低技術(shù)39  3.1  引言39  3.2  晶體管泄漏電流組成成分40  3.3  電路亞閾值泄漏電流44  3.4  泄漏控制技術(shù)47  參考文獻(xiàn)53第4章  低電壓技術(shù)55  4.1  低電壓低閾值電路設(shè)計(jì)55  4.2  電源關(guān)斷方案58  4.3  襯底偏置控制的Vth59  4.4  處理器設(shè)計(jì)舉例67  4.5  小結(jié)70  參考文獻(xiàn)71第5章  SOI工藝與電路73  5.1  引言73  5.2  PDSOI與FD SOI的器件設(shè)計(jì)考慮73  5.3  器件結(jié)果75  5.4  PD-SOI CMOS 數(shù)字電路79  5.5  低功耗SOI87  5.6  小結(jié)88  參考文獻(xiàn)89第6章  器件和互連線的工藝參數(shù)變動(dòng)模型90  6.1  引言——變動(dòng)來(lái)源90  6.2  概述——統(tǒng)計(jì)描述91  6.3  工藝參數(shù)變動(dòng)綜述93  6.4  刻畫(huà)和處理參數(shù)變動(dòng)的方法96  6.5  在互連影響分析問(wèn)題上的應(yīng)用100  6.6  小結(jié)105  參考文獻(xiàn)105第7章  高速VLSI算術(shù)單元：加法器和乘法器107  7.1  高速加法：算法和VLSI實(shí)現(xiàn)107  7.2  乘法120  7.3  小結(jié)128  參考文獻(xiàn)128第8章  鐘控存儲(chǔ)單元131  8.1  時(shí)鐘策略概述131  8.2  時(shí)鐘信號(hào)的非理想特性132  8.3  基本鎖存器對(duì)134  8.4  基本觸發(fā)器135  8.5  魯棒性設(shè)計(jì)準(zhǔn)則1137  8.6  時(shí)序邏輯的時(shí)序特性139  8.7  鎖存器對(duì)和觸發(fā)器的比較144  8.8  高性能鐘控存儲(chǔ)單元145  8.9  魯棒性設(shè)計(jì)準(zhǔn)則2151  8.10  鐘控存儲(chǔ)單元的性能指標(biāo)153  8.11  動(dòng)態(tài)電路的鎖存單元 154  8.12  建議和小結(jié)156  參考文獻(xiàn)157第9章  時(shí)鐘分配158  9.1  引言158  9.2  目標(biāo)162  9.3  實(shí)現(xiàn)165  9.4  時(shí)鐘驅(qū)動(dòng)器版圖170  9.5  變動(dòng)173  9.6  小結(jié)176  參考文獻(xiàn)176第10章  寄存器文件和緩沖存儲(chǔ)器179  10.1  基本結(jié)構(gòu)179  10.2  基本SRAM單元的設(shè)計(jì)和操作184  10.3  地址路徑的設(shè)計(jì)192  10.4  讀路徑設(shè)計(jì)194  10.5  寫(xiě)路徑設(shè)計(jì)198  10.6  冗余199  10.7  可靠性問(wèn)題200  參考文獻(xiàn)201第11章  分析片上互連效應(yīng)202  11.1  引言202  11.2  簡(jiǎn)化的互連線分析205  11.3  模型降階209  11.4  驅(qū)動(dòng)器模型216  11.5  小結(jié)221  參考文獻(xiàn)221第12章  互連驅(qū)動(dòng)技術(shù)223  12.1  工藝尺寸縮小趨勢(shì)223  12.2  與電容效應(yīng)有關(guān)的問(wèn)題和解決辦法230  12.3  與電感效應(yīng)有關(guān)的問(wèn)題和解決辦法234  12.4  與電阻效應(yīng)有關(guān)的問(wèn)題和解決辦法241  12.5  長(zhǎng)距離布線的問(wèn)題和解決辦法241  12.6  小結(jié)245  參考文獻(xiàn)246第13章  I/O和ESD電路設(shè)計(jì)247  13.1  引言247  13.2  供電的考慮因素247  13.3  片外驅(qū)動(dòng)電路的邊沿速率控制249  13.4  混合電壓I/O251  13.5  阻抗匹配254  13.6  預(yù)補(bǔ)償驅(qū)動(dòng)器254  13.7  輸入接收器255  13.8  ESD威脅256  13.9  ESD模型256  13.10  ESD保護(hù)網(wǎng)絡(luò)的電路拓?fù)?58  13.11  ESD保護(hù)設(shè)計(jì)元件和方法259  13.12  電源鉗位263  13.13  CDM的考慮因素264  參考文獻(xiàn)265第14章  高速芯片間的信號(hào)傳輸267  14.1  傳輸線268  14.2  信號(hào)鏈路的性能指標(biāo)272  14.3  發(fā)送器275  14.4  接收器281  14.5  時(shí)鐘信號(hào)生成284  14.6  未來(lái)趨勢(shì)289  14.7  小結(jié)293  參考文獻(xiàn)294第15章  計(jì)算機(jī)輔助設(shè)計(jì)工具概述297  15.1  引言297  15.2  微體系結(jié)構(gòu)設(shè)計(jì)和電路可行性研究工具298  15.3  RTL模型設(shè)計(jì)工具299  15.4  RTL數(shù)據(jù)通路/存儲(chǔ)器設(shè)計(jì)工具301  15.5  控制邏輯設(shè)計(jì)工具303  15.6  芯片裝配和總體線網(wǎng)布線304  15.7  芯片級(jí)版圖、電路以及時(shí)序驗(yàn)證304  15.8  測(cè)試模式生成306  15.9  結(jié)論307  參考文獻(xiàn)307第16章  時(shí)序驗(yàn)證308  16.1  引言308  16.2  時(shí)序驗(yàn)證的目標(biāo)和分析308  16.3  高速設(shè)計(jì)和時(shí)序驗(yàn)證中的關(guān)鍵因素312  16.4  非存儲(chǔ)器定制模塊的時(shí)序驗(yàn)證317  16.5  存儲(chǔ)器模塊的時(shí)序驗(yàn)證319  16.6  設(shè)計(jì)流程和全芯片時(shí)序驗(yàn)證321  16.7  未來(lái)的挑戰(zhàn)324  參考文獻(xiàn)325第17章  供電網(wǎng)絡(luò)的設(shè)計(jì)與分析326  17.1  引言326  17.2  供電網(wǎng)絡(luò)設(shè)計(jì)327  17.3  供電網(wǎng)格分析337  17.4  供電網(wǎng)格建模340  17.5  小結(jié)346  參考文獻(xiàn)346第18章  高性能處理器測(cè)試349  18.1  引言349  18.2  測(cè)試的基本概念349  18.3  可測(cè)試性設(shè)計(jì)355  18.4  小結(jié)369  參考文獻(xiàn)369

章節(jié)摘錄

　　在高性能微處理器設(shè)計(jì)中，芯片的尺寸限制不是由制造工藝所能支持的最大尺寸決定，就是由產(chǎn)品所允許的最大費(fèi)用決定。無(wú)論是哪種情況，這種芯片的尺寸相對(duì)于其他集成電路設(shè)計(jì)的芯片來(lái)說(shuō)要大得多。　　確定體系結(jié)構(gòu)中組成元件的尺寸不太容易。最簡(jiǎn)單的方式是將要設(shè)計(jì)的元件與以前的設(shè)計(jì)中的相似元件作比較。當(dāng)要設(shè)計(jì)的元件用規(guī)則陣列或者數(shù)據(jù)通路實(shí)現(xiàn)時(shí)，有一種方式也很實(shí)用，在這種情況下，可通過(guò)分析基本單元中的電路和布線直接估算出尺寸。如果這些方式都不適用，剩下的方式就是利用對(duì)門(mén)的估計(jì)、布線的估計(jì)和其他因素，但這將損失準(zhǔn)確性?！　√幚砥鞯闹芷跁r(shí)間也許是最重要的決策，而且也是最難的決策?！　?.3節(jié)將詳細(xì)分析這個(gè)決策?！　?.1.5其他的工藝問(wèn)題　　對(duì)于微處理器設(shè)計(jì)者來(lái)說(shuō)，很重要的一些其他工藝問(wèn)題是互連的物理特性、功耗和封裝的發(fā)展趨勢(shì)。過(guò)去，很長(zhǎng)的互連布線在高層體系結(jié)構(gòu)決策中并不是一個(gè)很難的問(wèn)題，但是工藝的發(fā)展趨勢(shì)使得互連長(zhǎng)度限制變成了首要考慮的約束條件。功耗作為物理工藝的一方面，隨著工藝尺寸的縮小，對(duì)設(shè)計(jì)師來(lái)說(shuō)變得越來(lái)越重要。封裝的進(jìn)步允許更多更快的信號(hào)，這些信號(hào)與計(jì)算機(jī)系統(tǒng)元件的高層次集成使得可擴(kuò)展多處理和超級(jí)計(jì)算得到迅速發(fā)展。這些問(wèn)題將在本章的后幾節(jié)中討論?！　∥锢砉に嚨闹苯咏Y(jié)果是需要人們不斷改善設(shè)計(jì)方法。設(shè)計(jì)方法是CAD工具、設(shè)計(jì)策略、驗(yàn)證策略的結(jié)合，它們一起保證設(shè)計(jì)的成功。因?yàn)樵O(shè)計(jì)方法主要是由物理工藝驅(qū)動(dòng)的，并且經(jīng)常與工藝產(chǎn)生的限制有關(guān)，本章不直接對(duì)設(shè)計(jì)方法進(jìn)行分析。　　1.2 CMOS工藝下處理器體系結(jié)構(gòu)的實(shí)現(xiàn)　　計(jì)算機(jī)結(jié)構(gòu)設(shè)計(jì)師工作在一個(gè)二進(jìn)制邏輯級(jí)、邏輯門(mén)和存儲(chǔ)元件組成的抽象領(lǐng)域中。一個(gè)任意復(fù)雜度的邏輯功能能夠由只包含少量基本邏輯門(mén)類(lèi)型的邏輯構(gòu)建起來(lái)。但邏輯功能的正確性不能保證其可實(shí)現(xiàn)性，更不用說(shuō)最小周期時(shí)間和最小費(fèi)用了。同樣，可以運(yùn)用基本CMOS鎖存器和邏輯門(mén)組合構(gòu)建存儲(chǔ)陣列，但高效的實(shí)現(xiàn)需要特殊的電路和設(shè)計(jì)技術(shù)。

編輯推薦

　　《高性能微處理器電路設(shè)計(jì)》覆蓋了在深亞微米CMOS工藝中進(jìn)行下一代微處理器設(shè)計(jì)的各個(gè)方面書(shū)中的各章都由世界上著名的技術(shù)專(zhuān)家、設(shè)計(jì)師和研究人員編寫(xiě)而成。雖然微處理器系統(tǒng)設(shè)計(jì)的各個(gè)層面都有涉及但重點(diǎn)是電路設(shè)計(jì)，《高性能微處理器電路設(shè)計(jì)》中的例子都是從世界著名公司處理器中選取的?！　　陡咝阅芪⑻幚砥麟娐吩O(shè)計(jì)》中每章涉及的內(nèi)容是獨(dú)立的，因此各章之間的閱讀次序是無(wú)關(guān)緊要的。書(shū)中包括的深層次內(nèi)容有：　　CMOS超大規(guī)模集成電路設(shè)計(jì)中的體系結(jié)構(gòu)約束條件。　　工藝尺寸縮小、低功耗器件SOI和工藝變動(dòng)?！　∧壳傲餍械脑O(shè)計(jì)風(fēng)格包括邏輯門(mén)系列、動(dòng)態(tài)電路、異步邏輯、自定時(shí)流水線和快速算術(shù)單元?！　℃i存器、時(shí)鐘、時(shí)鐘分布、鎖相環(huán)和延遲鎖定環(huán)。　　寄存器文件、緩存器和嵌八式DRAM設(shè)計(jì)。　　高速信號(hào)技術(shù)利I／O設(shè)計(jì)。　　ESD電子遷移和熱載流子穩(wěn)定性，　　CAD工具，包括時(shí)序驗(yàn)證利供電分布萬(wàn)案分析?！　y(cè)試和可測(cè)性。

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