數(shù)字電子技術(shù)基礎(chǔ)

前言

　　隨著數(shù)字電子技術(shù)和電子設(shè)計自動化（Electronic Design Automation，EDA）技術(shù)應(yīng)用的不斷發(fā)展，利用可編程邏輯器件（PLD）進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控制等諸多領(lǐng)域。電子產(chǎn)品更新周期日益縮短，新產(chǎn)品開發(fā)速度日益加快，因而對電子設(shè)計自動化提出了更高的要求，也有力地促進(jìn)了EDA技術(shù)的發(fā)展和普及。與傳統(tǒng)數(shù)字電路設(shè)計方法相比，PLD具有功能強(qiáng)大、開發(fā)過程投資小、周期短、便于修改及開發(fā)工具智能化等特點(diǎn)。近年來隨著電子產(chǎn)品市場的迅速發(fā)展和電子工藝不斷改進(jìn)，低成本高性能的PLD不斷推陳出新，使PLD成為當(dāng)今硬件設(shè)計方式的主流。為此，本書針對當(dāng)今快速發(fā)展的硬件及開發(fā)軟件，向讀者講述基本知識、基本理論和基本方法?！　?005年秋，教育部電子信息科學(xué)與電氣信息類基礎(chǔ)課程教學(xué)指導(dǎo)分委員會主持重新修訂了“數(shù)字電子技術(shù)基礎(chǔ)課程教學(xué)基本要求”，再次強(qiáng)調(diào)了本門課程的性質(zhì)是“電子技術(shù)方面入門性質(zhì)的技術(shù)基礎(chǔ)課”，其任務(wù)在于“使學(xué)生獲得數(shù)字電子技術(shù)方面的基本知識、基本理論和基本技能，為深入學(xué)習(xí)數(shù)字電子技術(shù)及其在專業(yè)中的應(yīng)用打下基礎(chǔ)”?！　「鶕?jù)數(shù)字電子技術(shù)本身的發(fā)展?fàn)顩r和修訂后教學(xué)大綱的基本要求，考慮到延續(xù)教學(xué)和學(xué)習(xí)特點(diǎn)，在保持傳統(tǒng)的數(shù)字電子技術(shù)教學(xué)內(nèi)容的基礎(chǔ)上，本書在內(nèi)容、體系和風(fēng)格上做了一些修改和補(bǔ)充。

內(nèi)容概要

本書是普通高等教育“十一五”國家級規(guī)劃教材，是按照教育部2005
年修訂的“數(shù)字電子技術(shù)基礎(chǔ)課程教學(xué)基本要求”編寫的。
本書在教學(xué)內(nèi)容的體系上做了一些改變，主要內(nèi)容有數(shù)制與碼制、邏輯代數(shù)基礎(chǔ)、門電路、VHDL語言基礎(chǔ)、組合邏輯電路、觸發(fā)器、時序邏輯電路的分析與設(shè)計、存儲器、可編程邏輯器件、脈沖波形的產(chǎn)生和整形、模數(shù)和數(shù)模轉(zhuǎn)換器。
本書以CMOS邏輯門為主，減少了晶體管和小規(guī)模集成電路以及各種邏輯關(guān)系的內(nèi)容。引入可編程邏輯器件和VHDL語言的內(nèi)容，把數(shù)字電路與
VHDL語言描述融合在一起。在學(xué)習(xí)數(shù)字電路的同時學(xué)習(xí)VHDL語言描述方法，學(xué)習(xí)教材內(nèi)容的同時引入QuartusⅡ仿真軟件，使學(xué)生初步掌握一種EDA
軟件的使用方法。
本書既可作為電氣信息類、電子信息類、儀器儀表類等專業(yè)的教材使用，也可供其他理工科相關(guān)專業(yè)學(xué)生和社會讀者閱讀選用。

書籍目錄

前言
第1章 數(shù)制與碼制
 內(nèi)容提要
 1.1 概述
 1.2 數(shù)制的表示方法
 1.3 十進(jìn)制數(shù)與二進(jìn)制數(shù)之間的轉(zhuǎn)換
 1.4 二進(jìn)制數(shù)的算術(shù)運(yùn)算
 1.5 十六進(jìn)制
 1.6 二進(jìn)制數(shù)的反碼和補(bǔ)碼
 1.7 碼制的表示方法
 小結(jié)
 習(xí)題
第2章 邏輯代數(shù)基礎(chǔ)
 內(nèi)容提要
 2.1 概述
 2.2 邏輯代數(shù)的3種基本運(yùn)算
 2.3 邏輯代數(shù)的基本公式和常用公式
 2.3.1 基本公式
 2.3.2 若干常用公式
 2.4 邏輯函數(shù)及其表示方法
 2.4.1 邏輯函數(shù)
 2.4.2 邏輯函數(shù)的表示方法
 2.5 邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式
 2.6 邏輯函數(shù)的公式化簡法
 2.7 邏輯函數(shù)的卡諾圖化簡法
 2.7.1 邏輯函數(shù)的卡諾圖表示法
 2.7.2 用卡諾圖化簡邏輯函數(shù)
 2.8 無關(guān)最小項在化簡邏輯函數(shù)中的應(yīng)用
 小結(jié)
 習(xí)題
第3章 門電路
 內(nèi)容提要
 3.1 概述
 3.2 CMOS邏輯電路
 3.2.1 MOS晶體管的基本開關(guān)電路
 3.2 CMOS反相器
 3.2.3 CMOS與非門和或非門
 3.2.4 擴(kuò)展輸入門
 3.2.5 驅(qū)動門
 3.2.6 CMOS與一或一非門
 3.3 CMOS邏輯門的電特性
 3.3.1 CMOS邏輯門的靜態(tài)特性
 3.3.2 HC和HCT系列
 3.4 其他CMOS邏輯門
 3.4.1 CMOS異或邏輯門
 3.4.2 CMOS傳輸門
 3.4.3 三態(tài)輸出門
 3.4.4 漏極開路輸出門(OD門)
 3.5 TTL門電路
 3.5.1 雙極型晶體管的開關(guān)特性
 3.5.2 TTL反相門
 3.5.3 TTL系列其他類型的邏輯門
 3.6 TTL邏輯系列的電氣特性
 小結(jié)
 習(xí)題
第4章 VHDL語言基礎(chǔ)
 內(nèi)容提要
 4.1 概述
 4.1.1 EDA技術(shù)和HDL的發(fā)展
 4.1.2 VHDL和Verilog HDL
 4.2 VHDL程序結(jié)構(gòu)
 4.3 實體和結(jié)構(gòu)體
 4.4 用QuartusⅡ開發(fā)數(shù)字系統(tǒng)
 4.4.1 QuartusⅡ集成環(huán)境開發(fā)軟件
 4.4.2 QuartusⅡ集成開發(fā)軟件的特點(diǎn)
 4.4.3 QuartusⅡ的基本開發(fā)流程
 4.5 VHDL語法Port、Mode、Type
 4.6 VHDL信號的表示
 4.7 VHDL程序結(jié)構(gòu)語句
 4.7.1 程序結(jié)構(gòu)語句
 4.7.2 并行語句結(jié)構(gòu)
 4.7.3 順序語句
 4.7.4 賦值語句
 小結(jié)
 習(xí)題
第5章 組合邏輯電路
 內(nèi)容提要
 5.1 概述
 5.2 組合邏輯電路的分析方法
 5.3 組合邏輯電路的設(shè)計方法
 5.4 加法器
 5.4.1 半加器與全加器
 5.4.2 二進(jìn)制加法器
 5.4.3 用VHDL實現(xiàn)加法器
 5.5 譯碼器
 5.5.1 二進(jìn)制譯碼器
 5.5.2 譯碼器的應(yīng)用
 5.5.3 用VHDL語言設(shè)計譯碼器
 5.6 BCD譯碼器和七段顯示譯碼器
 5.6.1 BCD譯碼器
 5.6.2 BCD—七段顯示譯碼/驅(qū)動器
 5.7 多路選擇器
 5.7.1 多路選擇器的概念
 5.7.2 MSI多路選擇器
 5.7.3 VHDL多路選擇器(MUX)設(shè)計
 5.8 數(shù)值比較器
 5.8.1 4位數(shù)值比較器
 5.8.2 中規(guī)模(MSI)4位數(shù)值比較器
 5.8.3 VHDL設(shè)計數(shù)值比較器
 5.9 編碼器
 5.9.1 二進(jìn)制編碼器
 5.9.2 優(yōu)先編碼器
 5.9.3 VHDL優(yōu)先編碼器
 小結(jié)
 習(xí)題
第6章 觸發(fā)器
 內(nèi)容提要
 6.1 概述
 6.2 SR鎖存器
 6.3 同步式觸發(fā)器
 6.3.1 有使能控制端的SR鎖存器
 6.3.2 同步式SR觸發(fā)器
 6.3.3 同步式D觸發(fā)器
 6.4 主從式觸發(fā)器
 6.4.1 主從式觸發(fā)器的結(jié)構(gòu)
 6.4.2 主從式JK觸發(fā)器
 6.5 邊沿觸發(fā)的觸發(fā)器
 6.5.1 邊沿觸發(fā)的方法
 6.5.2 邊沿觸發(fā)的JK觸發(fā)器
 6.6 觸發(fā)器的動態(tài)特性和時間參數(shù)
 6.7 VHDL設(shè)計鎖存器和觸發(fā)器電路
 6.7.1 庫的概念及分類
 6.7.2 VHDL語言設(shè)計鎖存器和觸發(fā)器
 6.7.3 邊沿觸發(fā)的D觸發(fā)器設(shè)計
 6.7.4 異步置位/復(fù)位
 6.7.5 同步置位/復(fù)位
 6.7.6 JK觸發(fā)器和T觸發(fā)器設(shè)計
 小結(jié)
 習(xí)題
第7章 時序邏輯電路的分析與設(shè)計
 內(nèi)容提要
 7.1 概述
 7.2 時序邏輯電路的分析方法
 7.2.1 同步時序邏輯電路的分析
 7.2.2 異步時序邏輯電路的分析
 7.3 寄存器和移位寄存器
 7.3.1 寄存器
 7.3.2 移位寄存器
 7.4 IC移位寄存器
 7.4.1 7495B集成電路移位寄存器
 7.4.2 雙向移位寄存器
 7.4.3 通用移位寄存器(74LS194)
 7.5 寄存器與移位寄存器的VHDL設(shè)計
 7.5.1 4D寄存器的設(shè)計
 7.5.2 移位寄存器的設(shè)計
 7.5.3 通用移位寄存器(74LS194)的設(shè)計
 7.5.4 循環(huán)移位寄存器的設(shè)計
 7.6 計數(shù)器
 7.6.1 異步計數(shù)器
 7.6.2 同步計數(shù)器
 7.6.3 任意進(jìn)制計數(shù)器
 7.7 可逆計數(shù)器
 7.7.1 減法計數(shù)器
 7.7.2 可逆計數(shù)器
 7.8 VHDL計數(shù)器設(shè)計
 7.8.1 二進(jìn)制同步計數(shù)器的設(shè)計
 7.8.2 可逆計數(shù)器的設(shè)計
 7.8.3 具有裝數(shù)、進(jìn)位輸出功能的同步計數(shù)器的設(shè)計
 7.9 狀態(tài)機(jī)的設(shè)計
 7.9.1 概述
 7.9.2 狀態(tài)機(jī)
 7.9.3 狀態(tài)機(jī)的設(shè)計方法與步驟
 7.9.4.摩爾型狀態(tài)機(jī)的設(shè)計
 7.9.5 狀態(tài)機(jī)的自啟動設(shè)計
 7.9.6 米利型狀態(tài)機(jī)的設(shè)計
 7.10 VHDL實現(xiàn)狀態(tài)機(jī)的設(shè)計
 7.10.1 摩爾型VHDL有限狀態(tài)機(jī)的設(shè)計
 7.10.2 米利型VHDL有限狀態(tài)機(jī)的設(shè)計
 7.10.3 狀態(tài)機(jī)的自啟動VHDI.設(shè)計
 小結(jié)
 習(xí)題
第8章 存儲器
 內(nèi)容提要
 8.1 概述
 8.2 隨機(jī)存儲器(RAM)
 8.2.1 靜態(tài)RAN(SRAM)
 8.2.2 動態(tài)RAM(DRAM)
 8.3 只讀存儲器(1tON)
 8.3.1 掩膜只讀存儲器
 8.3.2 可編程只讀存儲器
 8.4 快閃存儲器
 8.5 存儲器擴(kuò)展及應(yīng)用
 8.5.1 位擴(kuò)展方式
 8.5.2 字?jǐn)U展方式
 小結(jié)
 習(xí)題
第9章 可編程邏輯器件
 內(nèi)容提要
 9.1 概述
 9.2 基本可編程邏輯器件
 9.3 通用陣列邏輯GAL
 9.3.1 GAL的結(jié)構(gòu)及原理
 9.3.2 GALl6V8的結(jié)構(gòu)及應(yīng)用
 9.4 HDPLD
 9.4.1 陣列擴(kuò)展型CPLD
 9.4.2 FPGA的內(nèi)部結(jié)構(gòu)
 9.5 用PLD實現(xiàn)數(shù)字系統(tǒng)
 小結(jié)
 習(xí)題
第10章 脈沖波形的產(chǎn)生和整形
 內(nèi)容提要
 10.1 概述
 10.2 施密特觸發(fā)器
 10.3 555多諧振蕩器
 10.4 單穩(wěn)態(tài)觸發(fā)器
 小結(jié)
 習(xí)題
第11章 模數(shù)—數(shù)模轉(zhuǎn)換器
 內(nèi)容提要
 11.1 概述
 11.2 D/A轉(zhuǎn)換器
 11.2.1 權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
 11.2.2 倒T形電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器
 11.2.3 雙極性輸出的D/A轉(zhuǎn)換器
 11.2.4 D/A轉(zhuǎn)換器的轉(zhuǎn)換精度和轉(zhuǎn)換速度
 11.3 A/D轉(zhuǎn)換器
 11.3.1 逐次逼近型A/D轉(zhuǎn)換器
 11.3.2 積分型A/D轉(zhuǎn)換器
 11.3.3 A/D轉(zhuǎn)換器的幾個主要參數(shù)
 小結(jié)
 習(xí)題
參考文獻(xiàn)

章節(jié)摘錄

　　2.7.1 邏輯函數(shù)的卡諾圖表示法　　1.表示最小項的卡諾圖將。變量的全部最小項各用一個小方格表示，并使其具有邏輯相鄰性的最小項在幾何位置上也相鄰地排列起來，所得到的圖形叫作n變量最小項的卡諾圖。因為這種表示方法是由美國工程師卡諾（Karnaugh）首先提出的，所以把這種圖形叫作卡諾圖（Karnaushmap或Kmap）?？ㄖZ圖是一種利用圖形化簡邏輯函數(shù)的工具，使用布爾代數(shù)化簡的思想——相鄰的兩個小格只有一個變量為互補(bǔ)而其他變量全相同，這個互補(bǔ)的變量在化簡過程中可被消去。　　卡諾圖的構(gòu)成方法是依據(jù)變量的最小項數(shù)目決定的，由很多個小方格組成正方形或矩形，每個小方格代表一個最小項，這個最小項就是真值表中的一行?？ㄖZ圖中小方格的數(shù)量是2的冪（變量數(shù)）指數(shù)，通常為4、8或16個。小方格的坐標(biāo)是真值表中的輸入變量，小方格中的內(nèi)容。或1.代表真值表中最小項的輸出值?！　】ㄖZ圖中小方格的坐標(biāo)有兩種表示方法，用二進(jìn)制數(shù)值表示，或者用原變量和反變量表示。習(xí)慣上用數(shù)值表示，不管變量怎么選擇，即哪些變量為橫坐標(biāo)，哪些變量為縱坐標(biāo)。如圖2.7.1、b、c表示的那樣，它們分別是2、3、4個變量的卡諾圖。小方格的坐標(biāo)排列順序與真值表的二進(jìn)制碼排列順序不同，這是要特別注意的，小方格的坐標(biāo)排列順序遵循一個重要的原則，即任何相鄰的兩個小方格只有一個變量不同，為的是相鄰的兩個小方格合并成一組時可消去這個變量（如A+A’=1）?！　D2.7.1 卡諾圖左上角的r表示輸出，小方格中的內(nèi)容沒有標(biāo)出。為了保證卡諾圖中幾何位置相鄰的最小項在邏輯上也具有相鄰性，這些數(shù)碼不能按自然二進(jìn)制數(shù)從小到大的順序排序，而必須按圖中括號的編碼方式排列，以確保相鄰的兩個最小項僅有一個變量是不同的。

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