數(shù)字系統(tǒng)的VHDL設(shè)計

前言

　　在20世紀(jì)90年代，國際上在電子和計算機(jī)技術(shù)領(lǐng)域比較先進(jìn)的^國家，一直在積極探索新的電子電路設(shè)計方法，在設(shè)計方法、工具等方面進(jìn)行了徹底的變革，并取得巨大成功。在電子設(shè)計技術(shù)領(lǐng)域，可編程邏輯器件（PLD）已得到很好地普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來極大的靈活性。由于該器件可以通過軟件編程對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷，極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念。隨著可編程邏輯器件集成規(guī)模不斷擴(kuò)大、自身功能不斷完善，以及計算機(jī)輔助設(shè)計技術(shù)的提高，使現(xiàn)代電子系統(tǒng)設(shè)計領(lǐng)域的電子設(shè)計自動化（ElectronicDesignAutoma-tion，EDA）技術(shù)得到快速發(fā)展。　　目前，EDA技術(shù)已經(jīng)成為很多高等工科院校本科學(xué)生的必修課程，但在此之前同學(xué)們還必須修數(shù)字電子技術(shù)課程。然而這兩門課程的內(nèi)容是互相支持的，關(guān)系是十分緊密的。講授數(shù)字電子技術(shù)時免不了要涉及EDA技術(shù)，但講授EDA技術(shù)前還必須先修數(shù)字電子技術(shù)。為了解決這個矛盾，《數(shù)字系統(tǒng)的VHDL設(shè)計》教材的構(gòu)思應(yīng)運(yùn)而生。教材把兩門課程的內(nèi)容緊密地融合為一體，教學(xué)中把數(shù)字電子技術(shù)和EDA技術(shù)合并為一門課程，在此課程學(xué)習(xí)的基礎(chǔ)上，增加一門EDA實訓(xùn)課程，使學(xué)生們在EDA技術(shù)的學(xué)習(xí)中，既學(xué)到了理論，又得到實際設(shè)計的鍛煉。

內(nèi)容概要

　　《21世紀(jì)高等院校電子信息類本科規(guī)劃教材：數(shù)字系統(tǒng)的VHDL設(shè)計》共12章，包括數(shù)制與編碼、邏輯代數(shù)與VHDL基礎(chǔ)、門電路、組合邏輯電路、觸發(fā)器、時序邏輯電路、存儲器、數(shù)模與模數(shù)轉(zhuǎn)換、數(shù)字系統(tǒng)設(shè)計、可編程邏輯器件、VHDL仿真和VHDL綜合，各章后附有思考題和習(xí)題?！　　?1世紀(jì)高等院校電子信息類本科規(guī)劃教材：數(shù)字系統(tǒng)的VHDL設(shè)計》涵蓋_廠數(shù)字電子技術(shù)的基本理論和基本概念，并以硬件描述語言（VHDL）為工具，介紹了數(shù)字電路及系統(tǒng)的設(shè)計方法。書中列舉了大量的基于VHDL的門電路、觸發(fā)器、組合邏輯電路、時序邏輯電路、存儲器和數(shù)字系統(tǒng)設(shè)計的實例，供讀者參考。每個設(shè)計實例都經(jīng)過了電子設(shè)計自動化（EDA）軟件的編譯和仿真，確保無誤。　　本教材圖文并茂、通俗易懂，可作為高等院校工科電子、信息、通信、自動化類專業(yè)的數(shù)字電子技術(shù)、EDA技術(shù)、硬件描述語言等基礎(chǔ)課教材和相關(guān)工程技術(shù)人員的參考資料。

書籍目錄

第1章 數(shù)制與編碼1.1 概述1.1.1 模擬電子技術(shù)和數(shù)字電子技術(shù)1.1.2 脈沖信號和數(shù)字信號1.1.3 數(shù)字電路的特點1.2 數(shù)制1.2.1 四種數(shù)制1.2.2 數(shù)制之間的轉(zhuǎn)換1.3 編碼1.3.1 二一十進(jìn)制編碼1.3.2 字符編碼1.4 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計方法本章小結(jié)思考題和習(xí)題第2章 邏輯代數(shù)和VHDL基礎(chǔ)2.1 邏輯代數(shù)基本概念2.1.1 邏輯常量和邏輯變量2.1.2 基本邏輯和復(fù)合邏輯2.1.3 邏輯函數(shù)的表示方法2.1.4 邏輯函數(shù)的相等2.2 邏輯代數(shù)的運(yùn)算法則2.2.1 邏輯代數(shù)的基本公式2.2.2 邏輯代數(shù)的基本定理2.2.3 邏輯代數(shù)的常用公式2.2.4 異或運(yùn)算公式2.3 邏輯函數(shù)的表達(dá)式2.3.1 邏輯函數(shù)的常用表達(dá)式2.3.2 邏輯函數(shù)的標(biāo)準(zhǔn)表達(dá)式2.3.3 約束及其表示方法2.4 邏輯函數(shù)的公式簡化法2.4.1 邏輯函數(shù)簡化的意義2.4.2 邏輯函數(shù)的公式簡化法2.5 VHDL基礎(chǔ)2.5.1 VHDI.設(shè)計實體的基本結(jié)構(gòu)2.5.2 VHDL語言要素2.5.3 VHDL的順序語句2.5.4 并行語句本章小結(jié)思考題和習(xí)題第3章 門電路3.1 概述3.2 TTL集成門3.2.1 TTL集成與非門3.2.2 TTL與非門的外部特性3.2.3 TTL與非門的主要參數(shù)3.3.2 TTL與非門的改進(jìn)電路3.2.5 TTL集成電路多余輸入端的處理3.2.6 TTL其他類型的集成電路3.2.7 TTL電路的系列產(chǎn)品3.3 其他類型的雙極型集成電路3.3.1 ECI.電路3.3.2 IL電路3.4 MOS集成門3.4.1 MOS管3.4.2 MOS管開關(guān)的電路結(jié)構(gòu)和工作原理3.4.3 MOS非門3.4.4 MOS門3.4.5 CMOS門的外部特性3.5 基于VHDL的門電路設(shè)計本章小結(jié)習(xí)題第4章 組合邏輯電路4.1 概述4.1.1 組合邏輯電路的結(jié)構(gòu)和特點4.1.2 組合邏輯電路的分析方法4.1.3 組合邏輯電路的設(shè)計方法4.2 若干常用的組合邏輯電路4.2.1 算術(shù)運(yùn)算電路4.2.2 編碼器4.2.3 譯碼器4.2.4.數(shù)據(jù)選擇器4.2.5 數(shù)值比較器4.2.6 奇偶校驗器4.3 基于VHDI的組合邏輯電路設(shè)計4.3.1 加法器的設(shè)計4.3.2 編碼器的設(shè)計4.3.3 譯碼器的設(shè)計4.3.4 數(shù)據(jù)選擇器的設(shè)計4.3.5 數(shù)值比較器的設(shè)計4.3.6 奇偶校驗器的設(shè)計4.4 組合邏輯電路的競爭——冒險現(xiàn)象本章小結(jié)習(xí)題第5章 觸發(fā)器5.1 概述5.2 基本：RS觸發(fā)器5.2.1 由與非門構(gòu)成的基本RS觸發(fā)器5.2.2 由或非門構(gòu)成的基本RS觸發(fā)器5.3 鐘控觸發(fā)器5.3.1 鐘控RS觸發(fā)器5.3.2 鐘控D型觸發(fā)器5.3.3 鐘控JK觸發(fā)器5.3.4 鐘控T型觸發(fā)器5.3.5 鐘控T型觸發(fā)器5.4 集成觸發(fā)器5.4.1 邊沿JK觸發(fā)器5.4.2 維持一阻塞結(jié)構(gòu)集成觸發(fā)器5.5 觸發(fā)器之間的轉(zhuǎn)換5.5.1 用JK觸發(fā)器實現(xiàn)其他類型觸發(fā)器5.5.2 用D觸發(fā)器實現(xiàn)其他類型觸發(fā)器的轉(zhuǎn)換5.6 基于VHDI的觸發(fā)器設(shè)計5.6.1 基本RS觸發(fā)器的設(shè)計5.6.2 D鎖存器的設(shè)計5.6.3 D觸發(fā)器的設(shè)計5.6.4 JK觸發(fā)器的設(shè)計本章小結(jié)習(xí)題第6章 時序邏輯電路6.1 概述6.1.1 時序邏輯電路功能的描述方法6.1.2 時序邏輯電路的分析方法6.1.3 同步時序邏輯電路和異步時序邏輯電路6.2 寄存器和移位寄存器6.2.1 數(shù)碼寄存器6.2.2 移位寄存器6.2.3 集成移位寄存器6.3 計數(shù)器6.3.1 同步計數(shù)器的分析6.3.2 異步計數(shù)器6.3.3 集成計數(shù)器6.4 同步時序邏輯電路的設(shè)計6.4.1 數(shù)碼寄存器的設(shè)計6.4.2 移位寄存器的設(shè)計6.4.3 同步計數(shù)器的設(shè)計6.4.4 順序脈沖發(fā)生器的設(shè)計6.4.5 序列信號發(fā)生器的設(shè)計6.4.6 序列信號檢測器的設(shè)計6.4.7 一般同步時序邏輯電路的設(shè)計6.5 異步時序邏輯電路的設(shè)計本章小結(jié)習(xí)題第7章 半導(dǎo)體存儲器7.1 概述7.1.1 半導(dǎo)體存儲器的結(jié)構(gòu)7.1.2 半導(dǎo)體存儲器的分類7.2 隨機(jī)存儲器7.2.1 靜態(tài)隨機(jī)存儲器7.2.2 動態(tài)隨機(jī)存儲器7.2.3 隨機(jī)存儲器的典型芯片7.3 只讀存儲器7.3.1 固定只讀存儲器7.3.2 可編程只讀存儲器7.3.3 可擦除可編程只讀存儲器7.4 半導(dǎo)體存儲器的應(yīng)用7.5 基于VHDL的存儲器設(shè)計7.5.1 RAM的設(shè)計7.5.2 ROM的設(shè)計本章小結(jié)習(xí)題第8章 數(shù)模和模數(shù)轉(zhuǎn)換8.1 概述8.2 數(shù)模轉(zhuǎn)換8.2.1 D／A轉(zhuǎn)換器的結(jié)構(gòu)8.2.2 D／A轉(zhuǎn)換器的主要技術(shù)指標(biāo)8.2.3 集成D／A轉(zhuǎn)換器8.3 模數(shù)轉(zhuǎn)換8.3.1 A／D轉(zhuǎn)換器的基本原理8.3.2 A／D轉(zhuǎn)換器的類型8.3.3 A／D轉(zhuǎn)換器的主要技術(shù)指標(biāo)8.3.4 集成ADC芯片本章小結(jié)習(xí)題第9章 數(shù)字系統(tǒng)設(shè)計9.1 數(shù)字系統(tǒng)的設(shè)計方法9.1.1 4位二進(jìn)制計數(shù)器的設(shè)計9.1.2 設(shè)計七段顯示譯碼器decas9.1.3 計數(shù)譯碼顯示系統(tǒng)電路的設(shè)計9.2 系統(tǒng)設(shè)計實例9.2.1 8位頻率計的設(shè)計9.2.2 交通燈控制電路的設(shè)計9.2.3 數(shù)字電壓表的設(shè)計9.2.4 信號發(fā)生器的設(shè)計本章小結(jié)習(xí)題第10章 可編程邏輯器件10.1 PLD的基本原理10.1.1 PLD的分類10.1.2 陣列型PLD10.1.3 現(xiàn)場可編程門陣列10.1.4 基于查找表的結(jié)構(gòu)10.2 PLD的設(shè)計技術(shù)10.2.1 PLD的設(shè)計方法lO.2.2 PLD的設(shè)計流程10.2.3 在系統(tǒng)可編程技術(shù)10.2.4 邊界掃描技術(shù)10.3 PLD的編程與配置10.3.1 CPLD的ISP方式編程10.3.2 使用PC機(jī)的并口配置FPGA本章小結(jié)習(xí)題第11章 VHDL仿真11.1 VHDL仿真支持語句11.1.1 文件操作11.1.2 文件操作實例11.2 VHDI的仿真方法11.2.1 ModelSim的命令式仿真11.2.2 ModelSim的波形仿真11.2.3 ModelSim交互命令方式仿真11.2.4 ModelSim批處理工作方式11.3 VHDL測試平臺軟件的設(shè)計11.3.1 組合邏輯電路測試平臺軟件的設(shè)計11.3.2 時序邏輯電路測試平臺軟件的設(shè)計11.3.3 數(shù)字系統(tǒng)電路測試平臺軟件的設(shè)計本章小結(jié)習(xí)題第12章 VHDL綜合與優(yōu)化12.1 綜合的概念12.2 VHDI設(shè)計的硬件實現(xiàn)12.2.1 編輯設(shè)計文件12.2.2 編譯設(shè)計文件12.2.3 仿真設(shè)計文件12.2.4 編程下載設(shè)計文件12.3 設(shè)計優(yōu)化12.3.1 面積與速度的優(yōu)化12.3.2 時序約束與選項設(shè)置12.3.3 Fitter設(shè)置12.4 QuartusⅡ的RTL閱讀器本章小結(jié)習(xí)題附錄A 國產(chǎn)半導(dǎo)體集成電路型號命名法（GB3430一82）附錄B AlteraDE2開發(fā)板使用方法參考文獻(xiàn)

章節(jié)摘錄

　　第1章　數(shù)制與編碼　　1.1　概述　　1.1.1　模擬電子技術(shù)和數(shù)字電子技術(shù)　　電子技術(shù)分為模擬電子技術(shù)和數(shù)字電子技術(shù)。模擬電子技術(shù)是分析和處理模擬信號的技術(shù)，模擬信號具有在數(shù)值上和時間上都是連續(xù)的特點，正弦波是模擬信號的典型代表。在模擬電路中，使用的主要器件是晶體管，控制晶體管工作在線性區(qū)（即放大區(qū)），構(gòu)成信號的放大和正弦振蕩電路。

編輯推薦

　　《數(shù)字系統(tǒng)的VHDL設(shè)計》圖文并茂、通俗易懂，可作為高等院校工科電子、信息、通信、自動化類專業(yè)的數(shù)字電子技術(shù)、EDA技術(shù)、硬件描述語言等基礎(chǔ)課教材和相關(guān)工程技術(shù)人員的參考資料。

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