VHDL設(shè)計(jì)表示和綜合

內(nèi)容概要

主要內(nèi)容
設(shè)計(jì)工具：編輯器，仿真器，檢查器，分析器，優(yōu)化器和綜合器
VHDL：主要結(jié)構(gòu)，句法描述，源文件，數(shù)據(jù)類型，數(shù)據(jù)對象，語句和高級特性
基本的VHDL建模技術(shù)：傳輸和時(shí)延，并發(fā)性，組合邏輯，時(shí)序邏輯，系統(tǒng)原語等等
將VHDL與設(shè)計(jì)流程結(jié)合：從算法層次的可執(zhí)行規(guī)范，到門級或單元級的實(shí)現(xiàn)PLD，門陣列，F(xiàn)PGA（使用Xilinx工具）和標(biāo)準(zhǔn)單元（使用Synopsys）建模

作者簡介

James R.Armstrong博士是弗吉尼亞理工大學(xué)（Virginia Tech）電機(jī)與計(jì)算機(jī)工程系的教授，VHDL方面的國際權(quán)威。IEEE標(biāo)準(zhǔn)化委員會的創(chuàng)始成員以及IEEE VHDL標(biāo)準(zhǔn)化工作級和設(shè)計(jì)自動化荼組的主席。
F.Gail Gray博士是弗吉尼亞理工大學(xué)（Virginia Tech）電機(jī)與計(jì)算機(jī)工程系的教授

書籍目錄

1． Structured Design Conceptl
2． Design Tools
3． Basic Features of VHDL
4． Basic VHDL Modeling Techniques
5． Algorithmic Level Design
6． Register Level Design
7． Gate Level and ASIC Library Modeling
8． HDL-Based Design Techniques
9． ASCs and the ASIC Design Process
10． Modeling for Synthesis
11． Integration of VHDL into a Top-Down Design Methodology
12． Synthesis Algorithms for Design Automation
References
Index
About the Authors
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無

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