數(shù)字設(shè)計(jì)引論

前言

　　本書第一版是教育部“高等教育面向21世紀(jì)教學(xué)內(nèi)容和課程體系改革計(jì)劃”的研究成果，是面向21世紀(jì)課程教材。該書凝結(jié)了作者們多年教學(xué)與教改的體會(huì)及科研成果，起點(diǎn)高，取材寬，前瞻性強(qiáng)?！　〉谝话娉霭嬷两瘢延芯拍?。在此期間，數(shù)字技術(shù)又有了長足的發(fā)展，需要對(duì)其進(jìn)行適當(dāng)?shù)男抻啞?006年本書又榮幸地被列為普通高等教育“十一五”國家級(jí)規(guī)劃教材。在此背景下，為更好地反映本書所涉領(lǐng)域的新發(fā)展、新面貌，以滿足讀者多方面的需求，我們對(duì)本書進(jìn)行了修訂和增利、?！　⌒抻喒ぷ髦饕菍?duì)第一版各章內(nèi)容進(jìn)行了適當(dāng)?shù)恼{(diào)整、精簡與更新，具體有：　　1.緊扣教學(xué)基本要求，對(duì)各章的例題進(jìn)行了細(xì)致的梳理，做出合理調(diào)整，去繁留精，并新增了一些難度適中的例題，使例題的編排更加循序漸進(jìn)、難易結(jié)合。同時(shí)，在例題講解上更注重深入淺出，以利讀者自學(xué)，促進(jìn)課程教學(xué)實(shí)效的提高?！　?.盡管數(shù)字技術(shù)發(fā)展迅速，但其理論和方法相對(duì)比較經(jīng)典。因此，第二版基本保留了第一版第l～4章的架構(gòu)，僅對(duì)其中部分內(nèi)容進(jìn)行了調(diào)整和更新。并且在夯實(shí)基礎(chǔ)理論的前提下，進(jìn)一步弱化手工設(shè)計(jì)方面的技巧性內(nèi)容，為增加現(xiàn)代數(shù)字設(shè)計(jì)新內(nèi)容留出空間?！　?.對(duì)第一版第5～8章內(nèi)容進(jìn)行了調(diào)整，將數(shù)字系統(tǒng)設(shè)計(jì)方法、硬件描述語言、仿真技術(shù)及應(yīng)用等單列成一章“數(shù)字系統(tǒng)設(shè)計(jì)與仿真”，并對(duì)VHDL語言和仿真驗(yàn)證內(nèi)容進(jìn)行了較大的充實(shí)，以強(qiáng)化數(shù)字系統(tǒng)的設(shè)計(jì)方法、硬件描述語言、仿真與綜合技術(shù)及可編程邏輯器件應(yīng)用等當(dāng)今數(shù)字技術(shù)的熱點(diǎn)和本課程新的、重要的知識(shí)點(diǎn)?！　?.調(diào)整了全書的章節(jié)順序。按數(shù)字技術(shù)基本理論（第1、2章）一單元電路分析與設(shè)計(jì)（第3～5章）一數(shù)字系統(tǒng)設(shè)計(jì)（第6章）-PLD原理與應(yīng)用（第7章）一數(shù)字電路測(cè)試（第8章）一數(shù)模與模數(shù)轉(zhuǎn)換（第9章）的次序安排全書內(nèi)容，連貫性好，結(jié)構(gòu)更為合理。　　5.第二版更加突出實(shí)用性。如在用J一K觸發(fā)器設(shè)計(jì)同步時(shí)序電路部分，將原來的激勵(lì)表法更換為次態(tài)方程變換法，刪節(jié)了現(xiàn)今較少使用的以移位寄存器設(shè)計(jì)同步時(shí)序電路和控制單元的方法，增加了具體的仿真與PLD綜合工具應(yīng)用的內(nèi)容。

內(nèi)容概要

本書將討論各種邏輯描述的工具、邏輯變換的基本原理和方法以及邏輯模塊與元件的原理和應(yīng)用。鑒于算法設(shè)計(jì)與電路結(jié)構(gòu)的選擇是最困難、最具創(chuàng)造性的工作，因此，本書將通過實(shí)例介紹多種電路結(jié)構(gòu)，介紹算法設(shè)計(jì)的基本思路?？紤]到在非邏輯約束確定之后，許多邏輯變換將可由設(shè)計(jì)自動(dòng)化工具來完成，因此，本書對(duì)邏輯變換的內(nèi)容作了適當(dāng)?shù)木啞?/pre>



書籍目錄
引論第1章 數(shù)制與編碼  §1-1 數(shù)制    1.1.1 十進(jìn)制和任意進(jìn)制    1.1.2 二進(jìn)制    1.1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算    1.1.4 十六進(jìn)制和八進(jìn)制  §1-2 二值編碼    1.2.1 格雷碼    1.2.2 帶符號(hào)數(shù)的編碼表示法    1.2.3 用反碼和補(bǔ)碼進(jìn)行加/減運(yùn)算    1.2.4 二一十進(jìn)制碼    1.2.5 ASCII碼  §1-3 可靠性編碼    1.3.1 奇偶校驗(yàn)碼    1.3.2 Berger碼    1.3.3 糾錯(cuò)碼的基本概念  §1-4 應(yīng)用實(shí)例  本章習(xí)題第2章 組合邏輯函數(shù)  §2-1 布爾代數(shù)    2.1.1 代入規(guī)則    2.1.2 反演規(guī)則    2.1.3 對(duì)偶規(guī)則  §2-2 邏輯函數(shù)和邏輯表達(dá)式    2.2.1 導(dǎo)出邏輯表達(dá)式與真值表    2.2.2 積之和表達(dá)式與最小項(xiàng)表達(dá)式    2.2.3 和之積表達(dá)式與最大項(xiàng)表達(dá)式  §2-3 邏輯圖  §2-4 卡諾圖及邏輯化簡    2.4.1 真值表與卡諾圖    2.4.2 表達(dá)式與卡諾圖    2.4.3 由卡諾圖寫出最簡表達(dá)式    2.4.4 未完全規(guī)定的邏輯函數(shù)的化簡  §2-5 計(jì)算機(jī)輔助邏輯化簡    2.5.1 邏輯函數(shù)的描述    2.5.2 蘊(yùn)涵    2.5.3 一種啟發(fā)式邏輯函數(shù)最小化算法    2.5.4 ESPRESSO算法  本章習(xí)題第3章 組合邏輯電路設(shè)計(jì)  §3-1 集成邏輯電路的電氣特性    3.1.1 集成電路的主要電氣指標(biāo)    3.1.2 邏輯電路的輸出結(jié)構(gòu)    3.1.3 正、負(fù)邏輯極性    3.1.4 邏輯符號(hào)  §3-2 組合邏輯電路的門級(jí)實(shí)現(xiàn)  §3-3 常用組合邏輯模塊及其應(yīng)用    3.3.1 4位并行加法器    3.3.2 數(shù)值比較器    3.3.3 編碼器    3.3.4 譯碼器    3.3.5 數(shù)據(jù)選擇器  §3-4 基于功能分解的組合電路設(shè)計(jì)方法    3.4.1 功能分析和函數(shù)分解    3.4.2 改進(jìn)原電路，實(shí)現(xiàn)邏輯功能    3.4.3 積木塊化設(shè)計(jì)  §3-5 險(xiǎn)象與競(jìng)爭(zhēng)    3.5.1 不考慮延遲時(shí)的電路輸出    3.5.2 邏輯險(xiǎn)象及其消除    3.5.3 功能險(xiǎn)象    3.5.4 輸入信號(hào)的上升及下降時(shí)間引起的毛刺    3.5.5 動(dòng)態(tài)險(xiǎn)象  本章習(xí)題第4章 時(shí)序電路基礎(chǔ)  §4-1 集成鎖存器和觸發(fā)器    4.1.1 S-R鎖存器    4.1.2 時(shí)鐘S-R鎖存器    4.1.3 D觸發(fā)器    4.1.4 J-K觸發(fā)器    4.1.5 T與T'觸發(fā)器    4.1.6 脈沖反饋型異步計(jì)數(shù)器  §4-2 同步時(shí)序電路    4.2.1 同步時(shí)序電路的結(jié)構(gòu)和代數(shù)法描述    4.2.2 米里型電路的狀態(tài)表(圖)    4.2.3 莫爾型電路的狀態(tài)表(圖)    4.2.4 功能表描述    4.2.5 自啟動(dòng)    4.2.6 異步信號(hào)的處理  §4-3 集成計(jì)數(shù)器及其應(yīng)用    4.3.1 集成計(jì)數(shù)器    4.3.2 任意模計(jì)數(shù)器    4.3.3 計(jì)數(shù)器的擴(kuò)展    4.3.4 集成計(jì)數(shù)器應(yīng)用舉例  §4-4 集成移位寄存器及其應(yīng)用    4.4.1 集成移位寄存器    4.4.2 移位型計(jì)數(shù)器    4.4.3 串-并變換器及并-串變換器    4.4.4 線性移位寄存器  §4-5 存儲(chǔ)器    4.5.1 隨機(jī)訪問存儲(chǔ)器    4.5.2 只讀存儲(chǔ)器    4.5.3 存儲(chǔ)器擴(kuò)展與地址譯碼  §4-6 異步時(shí)序電路分析    4.6.1 脈沖異步電路分析    4.6.2 電平異步電路分析  §4-7 應(yīng)用實(shí)例    4.7.1 數(shù)碼預(yù)置電路    4.7.2 鍵盤掃描電路    4.7.3 報(bào)警裝置的密碼控制電路  本章習(xí)題第5章 時(shí)序電路設(shè)計(jì)  §5-1 原始狀態(tài)表的建立  §5-2 用觸發(fā)器實(shí)現(xiàn)同步時(shí)序電路    5.2.1 狀態(tài)化簡    5.2.2 狀態(tài)分配    5.2.3 導(dǎo)出激勵(lì)方程和輸出方程    5.2.4 設(shè)計(jì)舉例    5.2.5 時(shí)鐘偏移  §5-3 用MSI時(shí)序模塊實(shí)現(xiàn)同步時(shí)序電路    5.3.1 用集成計(jì)數(shù)器設(shè)計(jì)同步時(shí)序電路    5.3.2 用多D觸發(fā)器設(shè)計(jì)同步時(shí)序電路  §5-4 脈沖異步時(shí)序電路的設(shè)計(jì)  本章習(xí)題第6章 數(shù)字系統(tǒng)設(shè)計(jì)與仿真  §6-1 算法流程圖及ASM圖    6.1.1 算法流程圖    6.1.2 算法設(shè)計(jì)    6.1.3 電路劃分與邏輯框圖    6.1.4 數(shù)據(jù)處理單元的設(shè)計(jì)    6.1.5 ASM圖    6.1.6 控制單元的設(shè)計(jì)    6.1.7 設(shè)計(jì)舉例  §6-2 硬件描述語言VHDL    6.2.1 設(shè)計(jì)實(shí)體    6.2.2 數(shù)據(jù)對(duì)象、類型及運(yùn)算符    6.2.3 順序語句    6.2.4 并行語句    6.2.5 程序包與設(shè)計(jì)庫    6.2.6 應(yīng)用實(shí)例  §6-3 數(shù)字系統(tǒng)的仿真驗(yàn)證    6.3.1 邏輯驗(yàn)證和邏輯模擬    6.3.2 邏輯仿真的工具及應(yīng)用  本章習(xí)題第7章 可編程邏輯器件及其應(yīng)用  §7-1 PLD的基本原理    7.1.1 PLD的基本組成    7.1.2 PLD的編程    7.1.3 陣列結(jié)構(gòu)    7.1.4 PLD中陣列的表示方法  §7-2 簡單可編程邏輯器件SPLD    7.2.1 可編程只讀存儲(chǔ)器PROM    7.2.2 可編程邏輯陣列PLA    7.2.3 可編程陣列邏輯PAL    7.2.4 通用陣列邏輯GAL    7.2.5 輸出邏輯宏單元OLMC    7.2.6 OLMC的輸出結(jié)構(gòu)  §7-3 高密度可編程邏輯器件HDPLD    7.3.1 HDPLD概述    7.3.2 HDPLD組成    7.3.3 HDPLD的宏單元    7.3.4 HDPLD的輸入/輸出單元    7.3.5 HDPLD的可編程連線資源    7.3.6 ISP和ICR編程技術(shù)  §7-4 用PLD實(shí)現(xiàn)數(shù)字系統(tǒng)    7.4.1 常用PLD器件與開發(fā)工具    7.4.2 設(shè)計(jì)流程    7.4.3 設(shè)計(jì)實(shí)例  本章習(xí)題第8章 數(shù)字電路測(cè)試和可測(cè)試設(shè)計(jì)  §8-1 數(shù)字電路的故障檢測(cè)    8.1.1 故障模型    8.1.2 用通路敏化法導(dǎo)出測(cè)試碼    8.1.3 構(gòu)成完全檢測(cè)測(cè)試集    8.1.4 偽窮舉測(cè)試和偽隨機(jī)測(cè)試    8.1.5 同步時(shí)序電路的測(cè)試  §8-2 數(shù)字電路的可測(cè)試設(shè)計(jì)    8.2.1 可控制性和可觀察性    8.2.2 改善電路可測(cè)試性的方法    8.2.3 掃描設(shè)計(jì)技術(shù)  §8-3 邊界掃描設(shè)計(jì)    8.3.1 邊界掃描芯片的結(jié)構(gòu)    8.3.2 利用邊界掃描設(shè)計(jì)進(jìn)行板級(jí)故障檢測(cè)  §8-4 內(nèi)自測(cè)試    8.4.1 測(cè)試設(shè)備和內(nèi)自測(cè)試組成    8.4.2 特征分析器    8.4.3 內(nèi)建邏輯模塊觀察器  本章習(xí)題第9章 集成數(shù)模和模數(shù)轉(zhuǎn)換器的原理與組成  §9-1 集成數(shù)模轉(zhuǎn)換器    9.1.1 常用D/A轉(zhuǎn)換技術(shù)    9.1.2 集成DAC的組成    9.1.3 DAC的主要技術(shù)參數(shù)    9.1.4 集成DAc芯片的選擇    9.1.5 典型集成DAc應(yīng)用舉例  §9-2 集成模數(shù)轉(zhuǎn)換器    9.2.1 A/D轉(zhuǎn)換的一般過程    9.2.2 常用A/D轉(zhuǎn)換技術(shù)    9.2.3 集成ADc的組成    9.2.4 ADc的主要技術(shù)參數(shù)    9.2.5 集成ADC芯片的選擇    9.2.6 典型集成ADC應(yīng)用舉例  §9-3 ADC和DAC的應(yīng)用實(shí)例--數(shù)據(jù)采集和控制系統(tǒng)    9.3.1 系統(tǒng)功能    9.3.2 系統(tǒng)方案    9.3.3 電路設(shè)計(jì)  本章習(xí)題參考書目漢英名詞術(shù)語對(duì)照


章節(jié)摘錄
　　布爾代數(shù)　數(shù)字電路進(jìn)行信息處理的理論基礎(chǔ)是布爾代數(shù)。英國數(shù)學(xué)家喬治·布爾（George Boole，1815年一1864年）在其著作《邏輯的數(shù)學(xué)分析》及《思維規(guī)律的研究》中首先提出了這種代數(shù)的基本概念和性質(zhì)；此后美國數(shù)學(xué)家亨廷頓（E.V.Huntinton）等又提出了多種公理體系，嚴(yán)密地規(guī)定了布爾代數(shù)的運(yùn)算規(guī)則。當(dāng)時(shí)，布爾代數(shù)是用以研究邏輯學(xué)進(jìn)而研究數(shù)理邏輯的，所以布爾代數(shù)也稱為邏輯代數(shù)?！　?shù)理邏輯把符合排中律的陳述句叫做命題?！畯埲悄行浴?，這是一句陳述句，且這一陳述只有正確和錯(cuò)誤兩種結(jié)果。如果張三確為男性，則命題成立，稱為邏輯真，記作‘真’；反之，則命題不成立，稱為邏輯假，記作‘假’，二者必居其一。這就是排中律?！　　铝镰h(huán)繞地球旋轉(zhuǎn)’是一命題，且恒為真，稱為真命題?！铝帘鹊厍虼蟆彩且粋€(gè)命題，且恒為假，稱為假命題。‘張三是男性’這一命題可能真也可能假。數(shù)理邏輯根據(jù)命題的這一特性，把它稱為邏輯量，以量的概念來表示命題的真?zhèn)?。為便于運(yùn)算，常用1表示‘真’，O表示‘假’；或用l表示‘假’，0表示‘真’。若采用前一種約定，且命題a成立，則邏輯變量a=1；反之a(chǎn)=O。真命題和假命題依次是恒為1或O的邏輯常量?！　〔紶柎鷶?shù)定義了與（記作·）、或（記作+）和非（記作一）三種基本的邏輯運(yùn)算，它們的運(yùn)算規(guī)則依次用表0-1（a）、（b）和（c）來表示，表中x、y，和z都是邏輯變量。








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