電子設(shè)計(jì)自動(dòng)化

前言

隨著大規(guī)模集成電路和電子計(jì)算機(jī)技術(shù)的發(fā)展，電子產(chǎn)品設(shè)計(jì)方法發(fā)生了根本性的變革，以.電子計(jì)算機(jī)輔助分析和設(shè)計(jì)為基礎(chǔ)的電子設(shè)計(jì)自動(dòng)化（Electronic Design Auntomation，EDA）技術(shù)已廣泛用于集成電路與數(shù)字系統(tǒng)的設(shè)計(jì)中。電子設(shè)計(jì)自動(dòng)化技術(shù)已成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的關(guān)鍵技術(shù)，是新一代電子設(shè)計(jì)工程師以及從事電子技術(shù)開發(fā)和研究人員的必備技能。隨著電子產(chǎn)品的集成化和復(fù)雜程度的提高，采用先進(jìn)的電子器件和電子電路設(shè)計(jì)方法，可以大幅度縮短產(chǎn)品設(shè)計(jì)周期，并使設(shè)計(jì)產(chǎn)品小型化、低功耗、高速度、高性能，提高產(chǎn)品的競(jìng)爭(zhēng)能力。了解新的設(shè)計(jì)技術(shù)應(yīng)當(dāng)盡快掌握它的設(shè)計(jì)流程。本教材在編寫時(shí)以實(shí)踐為基礎(chǔ)，以詳細(xì)的實(shí)例讓初學(xué)者了解基于QuartusⅡ和NiosⅡIDE的可編程邏輯器件和片上系統(tǒng)（System On aProgrammable Chip，SOPC）開發(fā)的基本流程，目的是為了讓初學(xué)者盡快了解可編程邏輯器件先進(jìn)的設(shè)計(jì)方法、基本開發(fā)流程和常用設(shè)計(jì)開發(fā)手段。本教材共七章。第1章為CPLD／FPGA的基本知識(shí)，初學(xué)者應(yīng)先了解這部分內(nèi)容。第2章以兩個(gè)實(shí)例讓初學(xué)者了解CPLD／FPGA基于硬件描述語言和原理圖的基本開發(fā)流程，并熟悉Qu.artusⅡ軟件的基本使用。第3章較詳細(xì)地介紹了VHDL語法和使用實(shí)例，可用于CPLD／FPGA小規(guī)模數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)或底層模塊設(shè)計(jì)。第4章通過實(shí)例較詳細(xì)地介紹了狀態(tài)機(jī)設(shè)計(jì)方法，使初學(xué)者了解較大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)方法。第5章通過實(shí)例詳細(xì)介紹了QuartusⅡ軟件的LPM參數(shù)化宏模塊、存儲(chǔ)器、嵌入式鎖相環(huán)、嵌入式邏輯分析儀SignalTapⅡ等多種邏輯設(shè)計(jì)流程以及層次化設(shè)計(jì)流程，它主要適用于較大規(guī)模FPGA設(shè)計(jì)開發(fā)。第6章通過一個(gè)實(shí)例詳細(xì)介紹了NiosⅡ嵌入式系統(tǒng)軟、硬件設(shè)計(jì)流程，它主要適用于在大容量FPGA中嵌入微處理器數(shù)字系統(tǒng)的設(shè)計(jì)開發(fā)。第7章通過3個(gè)數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，介紹了基于可編程邏輯器件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的完整流程。本教材由楊靜、游周密編寫，沈明山負(fù)責(zé)部分實(shí)例的編寫和驗(yàn)證。楊靜負(fù)責(zé)全書的統(tǒng)稿。本教材初稿由王毓銀教授審閱和修改，提出了許多寶貴意見。在此表示衷心的感謝。由于電子設(shè)計(jì)自動(dòng)化技術(shù)發(fā)展迅速，作者水平有限，本教材一定還存在不少缺點(diǎn)和不足之處，殷切期望讀者指正。

內(nèi)容概要

　　《電子設(shè)計(jì)自動(dòng)化》以詳細(xì)的實(shí)例介紹了VHDL.硬件描述語言和可編程邏輯器件、NiosⅡ嵌入式系統(tǒng)開發(fā)流程，可以使讀者較快地了解可編程邏輯器件和NiosⅡ嵌入式系統(tǒng)先進(jìn)的設(shè)計(jì)方法、開發(fā)流程和開發(fā)手段。全書共七章，主要包括CPLD／FPGA的基本知識(shí)、CPLD／FPGA基本開發(fā)流程、VHDL語法與使用實(shí)例、狀態(tài)機(jī)設(shè)計(jì)方法、基于QuartusⅡ軟件的多種邏輯設(shè)計(jì)流程、NiosⅡ嵌入式系統(tǒng)軟／硬件設(shè)計(jì)流程和數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例。《電子設(shè)計(jì)自動(dòng)化》以實(shí)踐為基礎(chǔ)，圖文并茂，開發(fā)流程完整詳盡，可作為高職高專院校應(yīng)用電子技術(shù)、電子信息工程技術(shù)、通信、電氣自動(dòng)化等專業(yè)學(xué)生的學(xué)習(xí)或?qū)嵱?xùn)教材，亦可作為電子設(shè)計(jì)競(jìng)賽VHDL硬件描述語言與CPLD／FPGA開發(fā)賽前輔導(dǎo)參考資料，也可供電子類在職研究開發(fā)人員和技術(shù)人員參考。

書籍目錄

第1章 可編程邏輯器件1.1 可編程邏輯器件(PLD)基本結(jié)構(gòu)1.1.1 可編程邏輯器件概述1.1.2 可編程邏輯器件基本結(jié)構(gòu)1.1.3 可編程邏輯器件編程技術(shù)1.2 PAL和GAL器件1.2.1 PAL器件的基本結(jié)構(gòu)1.2.2 GAL器件的基本結(jié)構(gòu)1.3 CPLD基本結(jié)構(gòu)1.3.1 Xilinx公司XC7300系列器件結(jié)構(gòu)1.3.2 Ahem公司MAX7000系列器件結(jié)構(gòu)1.3.3 Ahera公司FLEXIOK系列器件結(jié)構(gòu)1.4 FPGA基本結(jié)構(gòu)本章小結(jié)習(xí)題第2章 QuartusⅡ軟件基本設(shè)計(jì)流程2.1 可編程邏輯器件設(shè)計(jì)流程2.2 硬件描述語言邏輯設(shè)計(jì)流程2.2.1 建立新工程2.2.2 建立硬件描述語言邏輯設(shè)計(jì)源文件2.2.3 編譯器選項(xiàng)設(shè)置2.2.4 器件引腳配置2.2.5 設(shè)計(jì)編譯2.2.6 查看編譯后結(jié)果2.2.7 邏輯功能仿真分析2.2.8 時(shí)序分析2.2.9 器件編程2.2.10 硬件描述語言邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目2.3 原理圖邏輯設(shè)計(jì)OQs程2.3.建立新工程2.3.2 創(chuàng)建新原理圖文件2.3.3 放置元器件符號(hào)2.3.4 定義輸入和輸出引線2.3.5 邏輯符號(hào)之間的連接2.3.6 建立默認(rèn)邏輯符號(hào)2.3.7 原理圖邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目本章小結(jié)第3章 VHDL硬件描述語言初階3.1 VHDL基本結(jié)構(gòu)3.1.1 VHDL最小結(jié)構(gòu)3.1.2 VHDL基本結(jié)構(gòu)3.1.3 VHDL基本語句3.2 VHDL語言數(shù)據(jù)類型及運(yùn)算操作符3.2.1 VHDL數(shù)據(jù)對(duì)象3.2.2 VHDL基本數(shù)據(jù)類型3.2.3 VHDL預(yù)定義屬性3.2.4 VHDL邏輯運(yùn)算符3.2.5 VHDL關(guān)系運(yùn)算符3.2.6 VHDL算術(shù)運(yùn)算符3.2.7 VHDL并置運(yùn)算符3.2.8 VHDL符號(hào)運(yùn)算符3.2.9 VHDL省略賦值操作符3.2.1 0VHDL并列符3.3 VHDL，順序處理語句3.3.1 信號(hào)代人語句3.3.2 變量賦值語句3.3.3 case語句3.3.4 1f語句3.3.5 loop語句3.3.6 next語句3.3.7 exit語句3.3.8 wait語句3.3.9 null語句3.4 VHDL并行處理語句3.4.1 進(jìn)程(process)語句3.4.2 并發(fā)信號(hào)代人語句3.4.3 條件信號(hào)代人語句3.4.4 選擇信號(hào)代人語句3.4.5 塊(block)語句3.4.6 元件聲明／元件例化(component)語句3.4.7 生成(generate)語句3.$VHDI.庫和程序包3.5.1 VHDL庫3.5.2 VHDL程序包3.6 VHDL子程序3.6.1 函數(shù)語句3.6.2 過程語句3.7 組合邏輯電路設(shè)計(jì)示例3.7.1 邏輯門電路設(shè)計(jì)示例3.7.2 編碼器設(shè)計(jì)示例3.7.3 譯碼器設(shè)計(jì)示例3.7.4 數(shù)據(jù)選擇器設(shè)計(jì)示例3.7.5 運(yùn)算器設(shè)計(jì)示例3.7.6 奇偶校驗(yàn)電路設(shè)計(jì)示例3.8 時(shí)序邏輯電路設(shè)計(jì)示例3.8.1 基本觸發(fā)器示例3.8.2 寄存器示例3.8.3 計(jì)數(shù)器示例3.8.4 序列信號(hào)發(fā)生器示例本章小結(jié)習(xí)題第4章 硬件描述語言邏輯設(shè)計(jì)進(jìn)階4.1 狀態(tài)機(jī)設(shè)計(jì)4.1.1 Moore型狀態(tài)機(jī)設(shè)計(jì)方法4.1.2 Mealy型狀態(tài)機(jī)設(shè)計(jì)方法4.1.3 MDS圖設(shè)計(jì)方法4.1.4 &SM圖設(shè)計(jì)方法4.2 硬件描述語言層次化設(shè)計(jì)4.2.1 “自上而下”層次化設(shè)計(jì)概述4.2.2 VHDL層次化設(shè)計(jì)方法本章小結(jié)習(xí)題第5章 QuartusⅡ軟件混合設(shè)計(jì)流程5.1 LPM參數(shù)化宏模塊邏輯設(shè)計(jì)流程5.1.1 建立新工程5.1.2 創(chuàng)建加法器宏模塊符號(hào)5.1.3 創(chuàng)建減法器宏模塊符號(hào)5.1.4 創(chuàng)建乘法器宏模塊符號(hào)5.1.5 創(chuàng)建除法器宏模塊符號(hào)5.1.6 創(chuàng)建數(shù)據(jù)選擇器宏模塊符號(hào)5.1.7 頂層邏輯設(shè)計(jì)5.1.8 LPM參數(shù)化宏模塊邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目5.2 層次化設(shè)計(jì)流程5.2.1 建立新工程5.2.2 創(chuàng)建4位加法器模塊符號(hào)5.2.3 創(chuàng)建4位減法器模塊符號(hào)5.2.4 創(chuàng)建2選1數(shù)據(jù)選擇器模塊符號(hào)5.2.5 創(chuàng)建七段顯示譯碼器模塊符號(hào)5.2.6 頂層邏輯設(shè)計(jì)5.2.7 層次邏輯設(shè)計(jì)瀏覽5.2.8 層次化設(shè)計(jì)流程實(shí)訓(xùn)題目5.3 存儲(chǔ)器邏輯設(shè)計(jì)流程5.3.1 建立新工程5.3.2 創(chuàng)建存儲(chǔ)器初始化文件5.3.3 創(chuàng)建存儲(chǔ)器模塊符號(hào)5.3.4 創(chuàng)建正弦波信號(hào)發(fā)生器原理圖5.3.5 正弦波信號(hào)發(fā)生器邏輯功能仿真5.3.6 使用嵌入式邏輯分析儀SignalTapⅡ5.3.7 使用在系統(tǒng)嵌入式寄存器數(shù)據(jù)編輯器5.3.8 移出嵌入式邏輯分析儀SignalTapⅡ5.3.9 存儲(chǔ)器邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目5.4 嵌人式鎖相環(huán)PLL模塊設(shè)計(jì)流程5.4.1 建立新工程5.4.2 創(chuàng)建鎖相環(huán)PLL模塊5.4.3 鎖相環(huán)分頻輸出時(shí)序仿真5.4.4 嵌入式鎖相環(huán)PLL模塊設(shè)計(jì)流程實(shí)訓(xùn)題目本章小結(jié)第6章 iosⅡ嵌入式系統(tǒng)軟硬件設(shè)計(jì)流程6.1 型NiosⅡ嵌人式系統(tǒng)開發(fā)流程6.2 生成可調(diào)試的NiosⅡ系統(tǒng)6.3 生成NiosⅡ系統(tǒng)頂層原理圖6.4 NiosⅡ系統(tǒng)下載6.5 NiosⅡ系統(tǒng)軟件編寫6.6 NiosⅡ系統(tǒng)軟件調(diào)試6.7 NiosⅡ嵌人式系統(tǒng)開發(fā)流程實(shí)訓(xùn)題目本章小結(jié)第7章 字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)7.1 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)Ⅱ7.1.1 數(shù)字鐘系統(tǒng)總體設(shè)計(jì)7.1.2 數(shù)字鐘系統(tǒng)底層模塊設(shè)計(jì)流程7.1.3 數(shù)字鐘系統(tǒng)中層模塊設(shè)計(jì)流程7.1.4 數(shù)字鐘系統(tǒng)頂層模塊設(shè)計(jì)流程7.1.5 數(shù)字鐘系統(tǒng)頂層模塊層次結(jié)構(gòu)與設(shè)計(jì)下載驗(yàn)證7.1.6 數(shù)字鐘實(shí)訓(xùn)題目7.2 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)27.2.1 可調(diào)低頻正弦波信號(hào)發(fā)生器總體設(shè)計(jì)7.2.2 可調(diào)低頻正弦波信號(hào)發(fā)生器底層模塊設(shè)計(jì)流程7.2.3 可調(diào)低頻正弦波信號(hào)發(fā)生器頂層模塊設(shè)計(jì)流程7.2.4 可調(diào)低頻正弦波信號(hào)發(fā)生器設(shè)計(jì)驗(yàn)證7.2.5 可調(diào)低頻正弦波信號(hào)發(fā)生器設(shè)計(jì)實(shí)訓(xùn)題目7.3 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)37.3.1 NiosⅡ嵌入式軟核基本硬件環(huán)境的建立7.3.2 NiosⅡ嵌入式系統(tǒng)軟件開發(fā)本章小結(jié)參考書目

章節(jié)摘錄

插圖：用于傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)的基本器件主要為標(biāo)準(zhǔn)邏輯器件，如TTL74，系列和CMOS4000系列等。標(biāo)準(zhǔn)邏輯器件的主要缺點(diǎn)是邏輯規(guī)模小、功耗大、可靠性低。設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)往往要用多片標(biāo)準(zhǔn)器件，因此數(shù)字系統(tǒng)布局布線復(fù)雜，占用的印制電路板面積較大。20世紀(jì)70年代，世界各半導(dǎo)體廠家竟相開發(fā)了專用集成電路（Application Specific IntegratedCircuit，ASIC）產(chǎn)品。ASIC可分為全定制、半定制和可編程邏輯器件（Programmable Logic Device。PLD）三大類。其中，半定制、全定制ASIC產(chǎn)品的開發(fā)需要半導(dǎo)體廠家參與，設(shè)計(jì)周期長(zhǎng)，開發(fā)費(fèi)用高。而PLD的設(shè)計(jì)開發(fā)不需要半導(dǎo)體廠家的參與，適用于一般設(shè)計(jì)者使用，是集成電路中發(fā)展最快的器件之一。PLD器件與標(biāo)準(zhǔn)邏輯器件相比，其主要特點(diǎn)是：（1）邏輯規(guī)模大。PLD器件已進(jìn)人大規(guī)模和超大規(guī)模集成電路時(shí)代。一片PLD器件的規(guī)模可達(dá)幾十萬甚至上百萬邏輯門。用一片：PLD器件就可實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)，使電子產(chǎn)品體積小、功耗低、可靠性高。（2）硬件的軟設(shè)計(jì)。采用PLD器件設(shè)計(jì)數(shù)字系統(tǒng)的主要工作是利用計(jì)算機(jī)及PLD開發(fā)軟件進(jìn)行邏輯設(shè)計(jì)、功能仿真，可大大降低系統(tǒng)設(shè)計(jì)成本。此外，還可利用優(yōu)化元件庫或?qū)Ｓ媚K庫進(jìn)行設(shè)計(jì)，提高設(shè)計(jì)效率，縮短設(shè)計(jì)周期。（3）在采用PLD器件設(shè)計(jì)邏輯電路時(shí)，設(shè)計(jì)者需要利用PLD器件開發(fā)軟件和硬件。PLD器件開發(fā)軟件根據(jù)設(shè)計(jì)要求，可自動(dòng)進(jìn)行邏輯電路設(shè)計(jì)輸入、編譯、邏輯劃分、優(yōu)化和模擬，得到一個(gè)滿足設(shè)計(jì)要求的PLD編程數(shù)據(jù)。邏輯功能模擬通過后，還需將PLD編程數(shù)據(jù)下載到PLD器件中，使PLD器件具有設(shè)計(jì)所要求的邏輯功能。

編輯推薦

《電子設(shè)計(jì)自動(dòng)化》由高等教育出版社出版。

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