大規(guī)模集成電路設(shè)計(jì)

前言

　　集成電路設(shè)計(jì)經(jīng)歷了從晶體管的集成到邏輯門的集成，進(jìn)而發(fā)展到IP核的集成，當(dāng)今已處于系統(tǒng)芯片（SOC）的階段。隨著CMOS工藝的不斷進(jìn)步，CMOS電路的低成本、低功耗以及速度的不斷提高越來越顯示出強(qiáng)大的優(yōu)勢，CMOS技術(shù)已被證明是SOC硬件實(shí)現(xiàn)的最好選擇。本書基于CMOS電路，闡述模擬與數(shù)字集成電路的分析與設(shè)計(jì)?！　∩鐣?huì)需求和IC制造業(yè)都對(duì)IC設(shè)計(jì)方法和設(shè)計(jì)工具不斷地提出新的問題：特征尺寸縮?。幌到y(tǒng)功能的復(fù)雜性增加和系統(tǒng)的性能提高；集成度的增加和功耗的降低等。IC設(shè)計(jì)技術(shù)在解決這些問題中不斷地發(fā)展。因此，在編寫本書的過程中，我們盡量參考了國內(nèi)外的最新教材和資料，側(cè)重基本原理和概念的理解與分析，強(qiáng)調(diào)與當(dāng)代高速、低壓、低功耗的新型電路設(shè)計(jì)緊密結(jié)合，使本書能反映IC設(shè)計(jì)的最新發(fā)展?！　”緯牧系倪x取參考了我們?cè)诒究粕脱芯可虚_設(shè)的數(shù)字IC設(shè)計(jì)和模擬IC設(shè)計(jì)課程教材，全書內(nèi)容包括CMOS模擬IC和數(shù)字IC的基本單元、子電路和有關(guān)系統(tǒng)。

內(nèi)容概要

本書根據(jù)SOC設(shè)計(jì)的基礎(chǔ)知識(shí)和電路技術(shù)的新發(fā)展，系統(tǒng)地介紹模擬集成電路與數(shù)字集成電路中各種功能模塊的原理、分析與設(shè)計(jì)。內(nèi)容包括：MOS晶體管模型；CMOS工藝與版圖；各種模擬功能塊和運(yùn)算放大器；開關(guān)電容電路與開關(guān)電容濾波器；模/數(shù)與數(shù)/模轉(zhuǎn)換器；集成鎖相環(huán)；靜態(tài)與動(dòng)態(tài)CMOS數(shù)字電路的基本單元；加法器、乘法器和存儲(chǔ)器等數(shù)字電路；可編程器件FPGA/CPLD與SOPC。　　本書取材新穎，由淺入深、循序漸進(jìn)，側(cè)重原理分析工程設(shè)計(jì)，是現(xiàn)代模擬與數(shù)字集成電路設(shè)計(jì)的教材或參考書。可供與集成電路領(lǐng)域有關(guān)的各電類專業(yè)高年級(jí)本科生和研究生使用，也可供從事這一領(lǐng)域的工程技術(shù)人員自學(xué)和參考。

書籍目錄

第1章　集成電路設(shè)計(jì)概論　1.1　集成電路的發(fā)展　1.2　IC的分類　1.3　IC設(shè)計(jì)的要求　1.4　電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展　1.5　IC的設(shè)計(jì)方法學(xué)　1.6　深亞微米和納米工藝對(duì)EDA技術(shù)的挑戰(zhàn)　1.7　SOC設(shè)計(jì)方法　參考文獻(xiàn)第2章　CMOS工藝及版圖　2.1　基本工藝　2.2　CMOS工藝流程　2.3　互連　2.4　工藝改進(jìn)　2.5　無源器件　2.6　版圖設(shè)計(jì)規(guī)則　2.7　閂鎖效應(yīng)　參考文獻(xiàn)　習(xí)題第3章　MOS晶體管模型與CMOS模擬電路基礎(chǔ)　3.1　MOS晶體管模型　3.2　COMS模擬電路的基本模塊　3.3　單級(jí)CMOS放大器　3.4　運(yùn)算放大器　3.5　比較器　參考文獻(xiàn)　習(xí)題第4章　CMOS數(shù)字電路基礎(chǔ)　4.1　互補(bǔ)靜態(tài)CMOS反相器　4.2　CMOS傳輸門　4.3　靜態(tài)CMOS邏輯結(jié)構(gòu)　4.4　鐘控CMOS　4.5　動(dòng)態(tài)CMOS邏輯結(jié)構(gòu)　4.6　如何選擇邏輯類型　4.7　CMOS寄存器　參考文獻(xiàn)　習(xí)題第5章　模擬電路設(shè)計(jì)　5.1　數(shù)/模（D/A）轉(zhuǎn)換器　5.2　模/數(shù)（A/D）轉(zhuǎn)換器　5.3　開關(guān)電容電路　5.4　鎖相環(huán)　參考文獻(xiàn)　習(xí)題第6章　數(shù)字子系統(tǒng)設(shè)計(jì)　6.1　加法器　6.2　移位寄存器　6.3　計(jì)數(shù)器　6.4　乘法器　6.5　MOS存儲(chǔ)器　6.6　I/O電路　參考文獻(xiàn)　習(xí)題　附錄第7章　可編程邏輯器件（FPGA與CPLD）　7.1　概述　7.2　可編程器件的編程技術(shù)　7.3　可編程器件分類　7.4　復(fù)雜可編程邏輯器件（CPLD）　7.5　基于SRAM編程的FPGA　7.6　基于反熔絲技術(shù)的FPGA　7.7　用于SOPC的可編程邏輯器件　參考文獻(xiàn)　習(xí)題

章節(jié)摘錄

　　這種計(jì)數(shù)器的最大輸入頻率由第一個(gè)觸發(fā)器所能翻轉(zhuǎn)的最快速度決定，所以脈動(dòng)計(jì)數(shù)器是速度最快的計(jì)數(shù)器電路。但是，由于觸發(fā)器的翻轉(zhuǎn)是一個(gè)一個(gè)脈動(dòng)傳遞的，從第一個(gè)觸發(fā)器翻轉(zhuǎn)到最后一個(gè)觸發(fā)器穩(wěn)定的時(shí)間可能會(huì)很長，所以在同步電路中難以使用。異步脈動(dòng)計(jì)數(shù)器的一個(gè)應(yīng)用例子是在鎖相環(huán)電路中作為分頻電路使用?！　⊥接?jì)數(shù)器電路的一個(gè)例子如圖6．25所示。所有的觸發(fā)器都使用相同的一個(gè)時(shí)鐘信號(hào)，與門用于產(chǎn)生進(jìn)位到每個(gè)觸發(fā)器。如果所有前面的觸發(fā)器輸出都為1，則與門輸出1使下一個(gè)JK觸發(fā)器在下一個(gè)時(shí)鐘上升沿翻轉(zhuǎn)，其工作速度主要由信號(hào)通過串行與門的時(shí)間決定。

圖書封面

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