面向SOPC的FPGA設(shè)計(jì)與應(yīng)用

內(nèi)容概要

　　本書(shū)詳細(xì)介紹了基于FPGA的SOPC嵌入式系統(tǒng)開(kāi)發(fā)的方法與技巧。
　　全書(shū)共分9章，從基礎(chǔ)知識(shí)到應(yīng)用實(shí)例再到綜合總結(jié)，幫助讀者快速提高SOPC嵌入式系統(tǒng)開(kāi)發(fā)能力和實(shí)戰(zhàn)經(jīng)驗(yàn)。
　　基礎(chǔ)知識(shí)部分第1～2章：簡(jiǎn)要介紹了SOPC基礎(chǔ)知識(shí)和常用開(kāi)發(fā)工具，并通過(guò)1個(gè)基本實(shí)驗(yàn)，幫助讀者鞏固基礎(chǔ)知識(shí)，熟悉軟件操作環(huán)境；
　　應(yīng)用實(shí)戰(zhàn)部分第3～8章：安排了6個(gè)實(shí)例設(shè)計(jì)，詳細(xì)介紹了SOPC項(xiàng)目開(kāi)發(fā)的技術(shù)和技巧，深入的講解了開(kāi)發(fā)方案與設(shè)計(jì)思路，并對(duì)設(shè)計(jì)過(guò)程中的重點(diǎn)和難點(diǎn)進(jìn)行了詳細(xì)講解和注釋，實(shí)例具有代表性，幫助讀者鞏固知識(shí)點(diǎn)、掌握SOPC開(kāi)發(fā)技術(shù)，迅速提升讀者的設(shè)計(jì)能力。
　　綜合總結(jié)部分第9章：綜合SOPC開(kāi)發(fā)技術(shù)，總結(jié)書(shū)中6個(gè)應(yīng)用開(kāi)發(fā)實(shí)例以及編者多年來(lái)的開(kāi)發(fā)經(jīng)驗(yàn)及遇到的問(wèn)題，讓讀者在吸取經(jīng)驗(yàn)和技巧的同時(shí)迅速提升開(kāi)發(fā)的實(shí)踐能力。

書(shū)籍目錄

前言
第1章 項(xiàng)目開(kāi)發(fā)環(huán)境介紹
 1.1 軟件平臺(tái)
 1.1.1 硬件開(kāi)發(fā)工具Quartus Ⅱ 8.0
 1.1.2　ModelSim 6.0仿真工具
 1.1.3　Nios II IDE 8.0軟件集成環(huán)境
 1.2 硬件平臺(tái)
第2章 SOPC系統(tǒng)設(shè)計(jì)分析
 2.1 SOPC技術(shù)簡(jiǎn)介
 2.1.1 SOPC技術(shù)的主要特點(diǎn)
 2.1.2　SOPC技術(shù)的實(shí)現(xiàn)方式
 2.1.3 SOPC系統(tǒng)的開(kāi)發(fā)流程
　2.2 Nios II概述
 2.2.1　Nios II嵌入式處理器
 2.2.2　Nios II處理器的特性
　2.3 基于SOPC的Nios II處理器設(shè)計(jì)
 2.3.1 SOPC Builder的功能
 2.3.2 SOPC Builder的組成
 2.3.3 SOPC Builder組件
　2.4 SOPC開(kāi)發(fā)流程
 2.4.1 硬件部分設(shè)計(jì)
 2.4.2　軟件部分設(shè)計(jì)
第3章 基于Avalon總線的PWM控制器
　3.1 實(shí)例介紹
　3.2 設(shè)計(jì)思路與原理
 3.2.1 Avalon總線概述
 3.2.2 基于Avalon總線的外設(shè)
 3.2.3 PWM工作原理
 3.2.4 系統(tǒng)整體結(jié)構(gòu)
 3.3 硬件設(shè)計(jì)
 3.3 1 PWM IP核設(shè)計(jì)
 3.3.2 SOPC系統(tǒng)的創(chuàng)建
 3,4　軟件設(shè)計(jì)
 3.5 實(shí)例總結(jié)
第4章 基于Nios II的網(wǎng)絡(luò)通信
 4.1 實(shí)例介紹
 4.2 設(shè)計(jì)思路與原理
 4.2 1　DM9000A芯片介紹
 4.2.2　DM9000A原理
 4.2.3 系統(tǒng)整體結(jié)構(gòu)
 4.3 硬件設(shè)計(jì)
 4.3.1 DM9000A與Avalon總線接口設(shè)計(jì)
 4.3.2 SEG7 LUT_8與Avalon總線接口設(shè)計(jì)
 4.3.3 SOPC系統(tǒng)的創(chuàng)建
 4.4 軟件設(shè)計(jì)
 4.4.1 系統(tǒng)軟件
 4.4.2　應(yīng)用軟件
　4.5 實(shí)例總結(jié)
第5章 基于SOPC的SD卡音樂(lè)播放器
　5.1　實(shí)例介紹
 5.2　設(shè)計(jì)思路與原理
 5.2.1　SD卡簡(jiǎn)介
 5.2 2　WM8731芯片簡(jiǎn)介
 5.2.3 系統(tǒng)整體結(jié)構(gòu)
　5.3 硬件設(shè)計(jì)
 5.3.1 Audio_DAC FIFO與Avalon總線接口模塊設(shè)計(jì)
 5.3.2　SOPC系統(tǒng)的創(chuàng)建
　5.4 軟件設(shè)計(jì)
　5.5 實(shí)例總結(jié)
第6章 基于SOPC的十進(jìn)制浮點(diǎn)乘法器
 6.1 實(shí)例介紹
第7章　基于AES算法的實(shí)時(shí)加/解密系統(tǒng)
第8章　常見(jiàn)問(wèn)題與開(kāi)發(fā)技巧總結(jié)

章節(jié)摘錄

版權(quán)頁(yè)：第1章項(xiàng)目開(kāi)發(fā)環(huán)境介紹 1.1 軟件平臺(tái) 1.1.1 硬件開(kāi)發(fā)工具 Quartus II 8.0 Quartus II 是Altera 公司的綜合性可編程邏輯器件（Programmable Logic Device，PLD）的開(kāi)發(fā)軟件，支持原理圖、VHDL、Verilog HDL 和 AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器和仿真器，可以完 成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。Quartus II 可以在 Windows XP、 Linux 和 UNIX 上使用，除了可以使用 Tcl腳本完成設(shè)計(jì)流程外，還提供了完善的用 戶圖形界面設(shè)計(jì)方式，具有運(yùn)行速度快、界面統(tǒng)一、功能集中、易學(xué)易用等特點(diǎn)。 Quartus II支持 Altera的 IP 核（Intellectual Property core），包含了LPM/ MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持，也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II通過(guò)與DSP Builder 工具和MATLAB/Simulink 系統(tǒng)級(jí)設(shè)計(jì)工具結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera 的片上可編程系統(tǒng)（System On a Programmable Chip，SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境，由于其強(qiáng)大的設(shè)計(jì)能力和 直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Altera Quartus II 8.0 開(kāi)發(fā)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定 的設(shè)計(jì)需要，為 SOPC 提供全面的設(shè)計(jì)環(huán)境。Quartus II 8.0 軟件含有 FPGA 和 CPLD 設(shè)計(jì)所有階段的解決方案，圖 1.1 所示為 Quartus II 8.0的設(shè)計(jì)流程。 此外，Quartus II 軟件為設(shè)計(jì)流程的每個(gè)階段提供Quartus II圖形用戶界面、 EDA工具界面和命令行界面?？梢栽谡麄€(gè)流程中只使用其中的一個(gè)界面，也可以在設(shè)計(jì)流程的不同階段使用不同界面。 1.1.2 ModelSim6.0仿真工具 ModelSim是由Mentor公司開(kāi)發(fā)的仿真工具，能提供友好的調(diào)試環(huán)境，是唯一的單內(nèi)核支持VHDL和VerilogHDL混合仿真的仿真器。它可以將整個(gè)程序分步執(zhí)行，使設(shè)計(jì)者能直接看到程序下一步要執(zhí)行的語(yǔ)句，而且在程序執(zhí)行的任何步驟任何時(shí)刻，都可以查看任意變量的當(dāng)前值，也可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比Quartus自帶的仿真器功能強(qiáng)大得多，是進(jìn)行FPGA/ASIC設(shè)計(jì)的RTL級(jí)和門(mén)級(jí)電路仿真的首選。 ModelSim采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核。個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)試提供強(qiáng)有力的手段。全面支持VHDL和VerilogHDL語(yǔ)言的IEEE標(biāo)準(zhǔn)，支持C/C++功能調(diào)用和調(diào)試。ModelSim仿真工具提供了很多的調(diào)試方法，利用好工具的這些特點(diǎn)可以有效地提高開(kāi)發(fā)效率。ModelSim的主要特點(diǎn)如下： （1）RTL級(jí)和門(mén)級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真； （2）單內(nèi)核VHDL和VerilogHDL混合仿真； （3）源代碼模板和助手，項(xiàng)目管理； （4）集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、SignalSpy、虛擬對(duì)象（Virtual Object）、Memory窗口、Assertion窗口、源碼窗口、顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能； （5）C和Tcl/Tk接口，C調(diào)試； （6）對(duì)SystemC的直接支持，和HDL任意混合； （7）支持SystemVerilog的設(shè)計(jì)功能； （8）對(duì)系統(tǒng)級(jí)描述語(yǔ)言，如SystemVerilog、SystemC、PSL等，提供全面支持。 1.1.3Nios II IDE 8.0 軟件集成環(huán)境 Nios II IDE是一個(gè)基于 Eclipse IDE 框架的集成開(kāi)發(fā)環(huán)境。該工具是為了在Nios II上開(kāi)發(fā)軟件工程而定制的，類似單片機(jī)的軟件開(kāi)發(fā)環(huán)境，雖然設(shè)置簡(jiǎn)單，但是功能強(qiáng)大。Nios II集成開(kāi)發(fā)環(huán)境（Integrated Development Environment，IDE）是Nios II處理器與用戶的接口界面，在Nios II IDE中可以完成所有軟件開(kāi)發(fā)任務(wù)，包括工程管理、編輯和編譯、調(diào)試以及閃存器件編程等。下面簡(jiǎn)單介紹一下 Nios II IDE 的功能和特點(diǎn)。 （1）GNU開(kāi)發(fā)工具，它是一種開(kāi)源的編譯環(huán)境，包括標(biāo)準(zhǔn)的GCC編譯器、鏈接器、匯編器和 Makefile 工具等。 （2）基于GDB的調(diào)試工具，包括仿真和硬件調(diào)試。 （3）集成了一個(gè)硬件抽象層（Hardware Abstraction Layer，HAL）。 （4）支持MicroChip/OS II和LwTCP/IP協(xié)議棧。 （5）支持Flash下載（Flash Programmer 和 Quartus II Programmer）。 Nios II 處理器具有完善的軟件開(kāi)發(fā)套件，包括編譯器、集成開(kāi)發(fā)環(huán)境（IDE）、 JTAG 調(diào)試器、實(shí)時(shí)操作系統(tǒng)（Real-Time Operating System，RTOS）和TCP/IP協(xié)議棧。設(shè)計(jì)者能夠用 Altera Quartus II 開(kāi)發(fā)軟件中的 SOPC Builder 系統(tǒng)開(kāi)發(fā)工具，很容易地創(chuàng)建專用的處理器系統(tǒng)，并能夠根據(jù)系統(tǒng)的需求添加Nios II處理器核的數(shù)量。使用 Nios II軟件開(kāi)發(fā)工具能夠?yàn)?Nios II 系統(tǒng)構(gòu)建軟件，即一鍵式自動(dòng)生成適用于 系統(tǒng)硬件的專用 C/C++運(yùn)行環(huán)境。Nios II IDE 提供了許多軟件模板，簡(jiǎn)化了項(xiàng)目設(shè)置。此外，NiosII開(kāi)發(fā)套件包括兩個(gè)第三方實(shí)時(shí)操作系統(tǒng)（RTOS）――MicroC/OS-II（Micrium）、Nucleus PLUS（ATI/Mentor）以及供網(wǎng)絡(luò)應(yīng)用使用的 TCP/IP 協(xié)議棧。 1.2硬件平臺(tái) 本書(shū)中的項(xiàng)目實(shí)例均是在Altera提供的DE2平臺(tái)上測(cè)試實(shí)現(xiàn)的。該平臺(tái)使用的是性價(jià)比較高的CycloneII系列FPGA芯片EP2C35，以及豐富的外圍設(shè)備，詳細(xì)特性如下。 （1）芯片：核心的FPGA芯片是CycloneIIEP2C35F672C6，從名稱可以看出，它包含有35×103個(gè)邏輯單元（LogicElement，LE）。Altera下載控制芯片EPCS16以及USB-Blaster對(duì)JTAG支持。 （2）存儲(chǔ)芯片：512KBSRAM，8MBSDRAM（SamsungSDRAM），4MBFlash存儲(chǔ)器（選用IntelFlash芯片，方便Flash軟件編程）。 （3）經(jīng)典I/O配置：擁有4個(gè)按鈕，18個(gè)撥動(dòng)開(kāi)關(guān)，18個(gè)紅色發(fā)光二極管，9個(gè)綠色發(fā)光二極管，8個(gè)七段數(shù)碼管，16×2字符液晶顯示屏（顯示字符和ASCII碼）。 （4）超強(qiáng)多媒體：24位CD音質(zhì)音頻芯片WM8731（Mic輸入+LineIn+標(biāo)準(zhǔn)音頻輸出），視頻解碼芯片（支持NTSC/PAL制式），帶有高速DAC視頻輸出VGA模塊。 （5）更多標(biāo)準(zhǔn)接口：通用串行總線（USB）控制模塊以及A、B型接口，SDCard接口，IrDA紅外模塊，10/100Mbit/s自適應(yīng)以太網(wǎng)絡(luò)適配器，RS-232標(biāo)準(zhǔn)串口（系統(tǒng)通信接口），PS/2鍵盤(pán)接口。 （6）其他：50MHz、27MHz晶振各一個(gè)，支持外部時(shí)鐘，80針帶保護(hù)電路的外接I/O端口。 第2章SOPC系統(tǒng)設(shè)計(jì)分析 2.1 SOPC技術(shù)簡(jiǎn)介 20世紀(jì)50年代以來(lái)，微電子技術(shù)迅猛發(fā)展，集成電路設(shè)計(jì)和工藝水平有了很大的提高，單片集成度已達(dá)上億個(gè)晶體管，這從數(shù)量上已經(jīng)大大超過(guò)了大多數(shù)電子系統(tǒng)的要求。如何利用這一近乎無(wú)限的晶體管集成度，就成了電子工程師的一項(xiàng)重大挑戰(zhàn)。在這種背景下，片上系統(tǒng)（System OnChip，SOC）應(yīng)運(yùn)而生。SOC將大規(guī)模的數(shù)字邏輯和嵌入式處理器整合在單個(gè)芯片上，并且集合了模擬部件，形成了模數(shù)混合、軟硬件結(jié)合的完整的控制和處理。 2.1.1 SOPC技術(shù)的主要特點(diǎn) 從系統(tǒng)集成的角度看，SOC是以不同模型的電路集成、不同工藝的集成作為支持基礎(chǔ)的。所以，要實(shí)現(xiàn)SOC，必須先重點(diǎn)研究器件的結(jié)構(gòu)與設(shè)計(jì)技術(shù)、VLSI設(shè)計(jì)技術(shù)、工藝兼容技術(shù)、信號(hào)處理技術(shù)、測(cè)試與封裝技術(shù)等，這就需要規(guī)模較大的專業(yè)設(shè)計(jì)隊(duì)伍、相對(duì)較長(zhǎng)的開(kāi)發(fā)周期和高昂的開(kāi)發(fā)費(fèi)用，并且涉及大量集成電路后端設(shè)計(jì)和微電子技術(shù)的專門(mén)知識(shí)，因此設(shè)計(jì)者在轉(zhuǎn)向SOC的過(guò)程中也要面臨著巨大的困難。 SOC面臨上述諸多困難的原因在于該技術(shù)基于超大規(guī)模專用集成電路，所以整個(gè)設(shè)計(jì)過(guò)程必須實(shí)現(xiàn)完整的定制或半定制集成電路設(shè)計(jì)流程。美國(guó)Altera公司在2000年提出的片上可編程系統(tǒng)（System On a Programmable Chip，SOPC）技術(shù)則提供了另一種有效的解決方案，即用大規(guī)模可編程器件的FPGA來(lái)實(shí)現(xiàn)SOC的功能。SOPC與SOC的區(qū)別就是FPGA與ASIC的區(qū)別。SOPC是SOC發(fā)展的新階段，代表了當(dāng)今電子設(shè)計(jì)的發(fā)展方向。其基本特征是設(shè)計(jì)人員采用自頂向下的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，最后系統(tǒng)的核心電路在可編程器件上實(shí)現(xiàn)。 隨著百萬(wàn)門(mén)級(jí)的FPGA芯片、功能復(fù)雜的IP核、可重構(gòu)的嵌入式處理器核以及各種功能強(qiáng)大的開(kāi)發(fā)工具的出現(xiàn)，SOPC已成為一種一般單位甚至個(gè)人都可以承擔(dān)和實(shí)現(xiàn)的設(shè)計(jì)方法。SOPC基于FPGA芯片，將處理器、存儲(chǔ)器、I/O接口等系統(tǒng)設(shè)計(jì)需要的模塊集成在一起，完成整個(gè)系統(tǒng)的主要邏輯功能，具有設(shè)計(jì)靈活、可裁減、可擴(kuò)充、可升級(jí)以及軟硬件在系統(tǒng)可編程的特性。 近年來(lái)，MCU、DSP和FPGA在現(xiàn)代嵌入式系統(tǒng)中都扮演著非常重要的角色，它們都具有各自的特點(diǎn)但又不能兼顧。在簡(jiǎn)單的控制和人機(jī)接口方面，以51系列單片機(jī)和ARM微處理器為代表的MCU因?yàn)榫哂腥娴能浖С侄幱陬I(lǐng)先地位；在海量數(shù)據(jù)處理方面，DSP優(yōu)勢(shì)明顯；在高速?gòu)?fù)雜邏輯處理方面，F(xiàn)PGA憑借其超大規(guī)模的單芯片容量和硬件電路的高速并行運(yùn)算能力，顯示出突出的優(yōu)勢(shì)。因此，MCU、DSP和FPGA的結(jié)合將是未來(lái)嵌入式系統(tǒng)發(fā)展的趨勢(shì)，而SOPC技術(shù)正是MCU、DSP和FPGA的有機(jī)融合。目前，在大容量FPGA中可以嵌入16位或者32位的MCU，如Altera公司的NiosII處理器。DSP對(duì)海量數(shù)據(jù)快速處理的優(yōu)異性能主要在于它的流水線計(jì)算技術(shù)，只有規(guī)律的加減乘除等運(yùn)算才容易實(shí)現(xiàn)流水線的計(jì)算方式，這種運(yùn)算方式也較容易用FPGA的硬件門(mén)電路來(lái)實(shí)現(xiàn)。目前，實(shí)現(xiàn)各種DSP算法的IP核已經(jīng)相當(dāng)豐富和成熟，例如FFT、IIR、FIR、Codec等。利用相關(guān)設(shè)計(jì)工具（如DSPBuilder）可以很方便地把現(xiàn)有的數(shù)字信號(hào)處理IP核添加到工程中去。SOPC一般采用大容量FPGA（如Altera公司的Cyclone、Stratix等系列）作為載體，除了在一片F(xiàn)PGA中定制MCU處理器和DSP功能模塊外，可編程器件內(nèi)還具有小容量高速RAM資源和部分可編程模擬電路，還可以設(shè)計(jì)其他邏輯功能模塊。一個(gè)大容量的FPGA的SOPC結(jié)構(gòu)如圖2.1所示。 SOPC技術(shù)具有如此多的優(yōu)點(diǎn)，已經(jīng)成為嵌入式系統(tǒng)領(lǐng)域中一個(gè)新的研究熱點(diǎn)，并代表了未來(lái)半導(dǎo)體產(chǎn)業(yè)的一個(gè)發(fā)展方向。相對(duì)于單片機(jī)、ARM而言，目前SOPC技術(shù)的應(yīng)用還不是很廣，但從趨勢(shì)上看，只要再經(jīng)過(guò)幾年的發(fā)展，SOPC技術(shù)的應(yīng)用就會(huì)像今天的單片機(jī)一樣隨處可見(jiàn)。 2.1.2SOPC技術(shù)的實(shí)現(xiàn)方式 SOPC技術(shù)的實(shí)現(xiàn)方式一般分為三種。 （1）基于FPGA嵌入IP硬核的SOPC系統(tǒng)。目前最常用的嵌入式系統(tǒng)大多采用了含有ARM的32位IP處理器核的器件。Altera公司Excalibur系列的FPGA中就植入了ARM922T嵌入式系統(tǒng)處理器，Xilinx的Virtex-IIPro系列中則植入了IBMPowerPC405處理器。這樣就能使FPGA靈活的硬件設(shè)計(jì)和硬件實(shí)現(xiàn)與處理器強(qiáng)大的軟件功能相結(jié)合，高效地實(shí)現(xiàn)SOPC系統(tǒng)。 （2）基于FPGA嵌入IP軟核的SOPC系統(tǒng)。在第一種實(shí)現(xiàn)方案中，由于硬核是預(yù)先植入的，所以其結(jié)構(gòu)不能改變，功能也相對(duì)固定，無(wú)法裁減硬件資源，而且此類硬核多來(lái)自第三方公司，其知識(shí)產(chǎn)權(quán)費(fèi)用導(dǎo)致成本的增加。如果利用軟核嵌入式系統(tǒng)處理器就能有效克服這些不利因素，最具有代表性的嵌入式軟核處理器是Altera公司的NiosII軟核處理器。 （3）基于HardCopy技術(shù)的SOPC系統(tǒng)。HardCopy就是利用原有的FPGA開(kāi)發(fā)工具，將成功實(shí)現(xiàn)于FPGA器件上的SOPC系統(tǒng)，通過(guò)特定的技術(shù)直接向ASIC轉(zhuǎn)化，從而克服傳統(tǒng)ASIC設(shè)計(jì)中普遍存在的問(wèn)題。 從SOPC實(shí)現(xiàn)方式上不難看出，IP核在SOPC系統(tǒng)設(shè)計(jì)中占有極其重要的地位，IP核的設(shè)計(jì)和復(fù)用成為SOPC技術(shù)發(fā)展的關(guān)鍵所在。半導(dǎo)體產(chǎn)業(yè)的IP定義為在ASIC、ASSP和PLD等中預(yù)先設(shè)計(jì)好的電路模塊。在SOPC設(shè)計(jì)中，每一個(gè)組件都是一個(gè)IP核。IP核模塊有行為、結(jié)構(gòu)和物理三級(jí)不同程度的設(shè)計(jì)，對(duì)應(yīng)描述功能的不同分為三類，即完成行為描述的軟核（Soft IP Core）、完成結(jié)構(gòu)描述的固核（Firm IP Core）和基于物理描述并經(jīng)過(guò)工藝驗(yàn)證的硬核（Hard IP Core）。 IP軟核通常以HDL文本形式提交給用戶，它已經(jīng)過(guò)RTL級(jí)設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含任何具體的物理信息。據(jù)此，用戶可以綜合得到正確的門(mén)電路級(jí)設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性。借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。IP軟核也稱為虛擬組件（Virtual Component，VC）。 IP硬核是基于半導(dǎo)體工藝的物理設(shè)計(jì)，已有固定的拓?fù)洳季趾途唧w工藝，并已通過(guò)工藝驗(yàn)證，具有可靠的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版和全套工藝文件。 IP固核的設(shè)計(jì)程度則介于軟核和硬核之間，除了完成軟核所有的設(shè)計(jì)外，還完成了門(mén)級(jí)電路綜合和時(shí)序仿真等設(shè)計(jì)環(huán)節(jié)。一般以門(mén)級(jí)電路網(wǎng)表的形式提供給用戶。 如何設(shè)計(jì)出性能良好的IP核？雖然這個(gè)問(wèn)題沒(méi)有統(tǒng)一完整的答案，但根據(jù)前人的開(kāi)發(fā)經(jīng)驗(yàn)和電子設(shè)計(jì)的一般規(guī)則，仍然可以總結(jié)出IP核設(shè)計(jì)一般應(yīng)該遵循的幾個(gè)準(zhǔn)則： ①規(guī)范化――嚴(yán)格按照規(guī)范設(shè)計(jì)，這樣的系統(tǒng)具有可升級(jí)性、可繼承性，易于系統(tǒng)集成； ②簡(jiǎn)潔化――設(shè)計(jì)越簡(jiǎn)潔的系統(tǒng)，就越容易分析、驗(yàn)證，達(dá)到時(shí)序收斂。

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《面向SOPC的FPGA設(shè)計(jì)與應(yīng)用》適合高等院校計(jì)算機(jī)科學(xué)與技術(shù)、信息安全、電子工程等相關(guān)專業(yè)的本科高年級(jí)學(xué)生、研究生學(xué)習(xí)，也可供從事FPGA設(shè)計(jì)與開(kāi)發(fā)的科研人員參考。

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