EDA技術(shù)實(shí)用教程

前言

為了適應(yīng)EDA技術(shù)在高新技術(shù)行業(yè)的需求和高校教學(xué)的要求，突出EDA技術(shù)的實(shí)用性，以及面向工程實(shí)際的特點(diǎn)和學(xué)生自主創(chuàng)新能力的培養(yǎng)，作者力圖將EDA技術(shù)最新的發(fā)展成果、現(xiàn)代電子設(shè)計最前沿的理論和技術(shù)、國際業(yè)界普遍接受和認(rèn)可的EDA公司新近推出的EDA軟硬件開發(fā)平臺的實(shí)用方法，通過本書合理的綜合和萃取，奉獻(xiàn)給讀者。本書所有的理論闡述和實(shí)踐精解，包括示例和實(shí)驗(yàn)所基于的EDA軟硬件平臺分別是QuartusII9.x、Synplify、ModelSim、SOPC Builder等和Cyclone III系列FPGA；硬件描述語言是VHDL。此外，考慮到Verilog語言的用戶覆蓋率快速上升的趨勢以及高校：EDA課程對于選用Verilog作為主要HDL教學(xué)內(nèi)容的需求不斷增加的現(xiàn)狀，由科學(xué)出版社出版了本書的姐妹篇：《EDA技術(shù)實(shí)用教程——Verilog HDL版》。隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大，EDA技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。同時，隨著技術(shù)市場與人才市場對EDA技術(shù)需求的不斷提高，產(chǎn)品的市場效率和技術(shù)要求也必然會反映到教學(xué)和科研領(lǐng)域中來。以最近的十屆全國大學(xué)生電子設(shè)計競賽為例，涉及EDA技術(shù)的賽題從未缺席過。對諸如斯坦福大學(xué)、麻省理工學(xué)院等美國一些著名院校的電子與計算機(jī)實(shí)驗(yàn)室建設(shè)情況的調(diào)研表明，其EDA技術(shù)的教學(xué)與實(shí)踐的內(nèi)容也十分密集；在其本科和研究生教學(xué)中有兩個明顯的特點(diǎn)：其一，各專業(yè)中EDA教學(xué)實(shí)驗(yàn)課程的普及率和滲透率極高；其二，幾乎所有實(shí)驗(yàn)項(xiàng)目都部分或全部地融入了EDA技術(shù)，其中包括數(shù)字電路、計算機(jī)組成與設(shè)計、計算機(jī)接口技術(shù)、數(shù)字通信技術(shù)、嵌入式系統(tǒng)、DSP等實(shí)驗(yàn)內(nèi)容，并且更多地注重創(chuàng)新性實(shí)驗(yàn)。這顯然是科技發(fā)展和市場需求雙重影響下自然產(chǎn)生的結(jié)果。在業(yè)界，目前似乎有三個關(guān)鍵詞與大學(xué)生的就業(yè)和發(fā)展關(guān)系密切，這就是數(shù)字技術(shù)、創(chuàng)新精神和實(shí)踐能力。近年來，我國大學(xué)生特別是本科生就業(yè)形勢一直難有起色，其中自有諸多因素。但有一點(diǎn)值得關(guān)注，即高職高專類學(xué)生和研究生的就業(yè)情況都好于本科生。其中原因十分明顯，也值得深究：即社會就業(yè)市場更青睞有實(shí)踐能力的人才。

內(nèi)容概要

　　《EDA技術(shù)實(shí)用教程：VHDL版（第4版）》根據(jù)課堂教學(xué)和實(shí)驗(yàn)操作的要求，以提高實(shí)際工程設(shè)計能為目的，深入淺出地對EDA技術(shù)、VHDL硬件描述語言、FPGA開發(fā)用及相關(guān)知識作了系統(tǒng)和完整的介紹，讀者通過學(xué)習(xí)《EDA技術(shù)實(shí)用教程：VHDL版（第4版）》并完推薦的實(shí)驗(yàn)，能初步了解和掌握EDA的基本內(nèi)容及實(shí)用技術(shù)。　　全包括EDA的基本知識、常用EDA工具的使用方法和目標(biāo)器件的結(jié)原理、以情景導(dǎo)向形式和實(shí)例為主的方法介紹的多種不同的設(shè)輸入方法、對VHDL的設(shè)計優(yōu)化以及基于EDA技術(shù)的典型設(shè)計項(xiàng)目各章都安排了習(xí)題和針對性較強(qiáng)的實(shí)驗(yàn)與設(shè)計項(xiàng)目。書中列舉大部分VHDL設(shè)計實(shí)例和實(shí)驗(yàn)示例實(shí)現(xiàn)的EDA工具平臺是Quartus9.0，硬件平臺是CycloneⅢ系列FPGA，并在EDA實(shí)驗(yàn)系統(tǒng)上通過硬件測試?！　　禘DA技術(shù)實(shí)用教程：VHDL版（第4版）》可作為高等院校電子工程、通信、工業(yè)自動化計算機(jī)應(yīng)用技術(shù)、電子對抗、儀器儀表、數(shù)字信號或圖像處理學(xué)科的本科生或研究生的電子設(shè)計、EDA技術(shù)和VHDL硬件描述語的教材及實(shí)驗(yàn)指導(dǎo)書，同時也可作為相關(guān)專業(yè)技術(shù)人員的自學(xué)考書。

書籍目錄

第1章 概述1.1 EDA技術(shù)及其發(fā)展1.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)1.3 硬件描述語言1.4 HDL綜合1.5 基于HDL的自頂向下設(shè)計方法1.6 EDA技術(shù)的優(yōu)勢1.7 EDA設(shè)計流程1.7.1 設(shè)計輸入（原理圖／HDL文本編輯）1.7.2 綜合1.7.3 適配1.7.4 時序仿真與功能仿真1.7.5 編程下載1.7.6 硬件測試1.8 ASIC及其設(shè)計流程1.8.1 ASIC設(shè)計簡介1.8.2 ASIC設(shè)計一般流程簡述1.9 常用EDA工具1.9.1 設(shè)計輸入編輯器1.9.HDL綜合器1.9.3 仿真器1.9.4 適配器1.9.5 下載器1.10 Quartus II簡介1.11 IP核1.12 EDA技術(shù)發(fā)展趨勢習(xí)題第2章 FPGA／CPLD結(jié)構(gòu)原理2.1 概述2.1.1 PLD的發(fā)展歷程2.1.2 PLD分類2.2 簡單PLD結(jié)構(gòu)原理2.2.1 邏輯元件符號表示2.2.2 PROM結(jié)構(gòu)原理2.2.3 PLA結(jié)構(gòu)原理2.2.4 PAL結(jié)構(gòu)原理2.2.5 GAL結(jié)構(gòu)原理2.3 CPLD的結(jié)構(gòu)及其工作原理2.4 FPGA的結(jié)構(gòu)及其工作原理2.4.1 查找表邏輯結(jié)構(gòu)2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理2.5 硬件測試2.5.1 內(nèi)部邏輯測試2.5.2.FlAG邊界掃描測試2.5.3 嵌入式邏輯分析儀2.6 PLD產(chǎn)品概述2.6.1 Lattice公司的PLD器件2.6.2 Xilinx公司的PLD器件2.6.3.Altera公司的PLD器件2.6.4.Actel公司的PLD器件2.6.5 Altera的FPGA配置方式2.7 CPLD／FPGA的編程與配置2.7.1 CPLD在系統(tǒng)編程2.7.2 FPGA配置方式2.7.3 FPGA專用配置器件2.7.4 使用單片機(jī)配置FPGA2.7.5 使用CPLD配置FPGA習(xí)題第3章 VHDL設(shè)計初步3.1 組合電路的VHDL描述3.1.1 2選1多路選擇器及其VHDL描述13.1.2 2選1多路選擇器及其VHDL描述23.1.3 2選1多路選擇器及其VHDL描述33.1.4 半加器及其VHDL的描述3.1.5 1位二進(jìn)制全加器及其VHDL描述3.1.6 VHDL例化語句3.2 基本時序電路的VHDL描述3.2.1 D觸發(fā)器的VHDL描述3.2.2 VHDL實(shí)現(xiàn)時序電路的不同表述3.2.3 異步時序電路設(shè)計3.3 計數(shù)器的VHDL設(shè)計3.3.1 4位二進(jìn)制加法計數(shù)器設(shè)計3.3.2 整數(shù)類型3.3.3 計數(shù)器的其他VHDL表達(dá)方式3.4 實(shí)用計數(shù)器的VHDL設(shè)計習(xí)題第4章 Quartus II應(yīng)用向?qū)?.1 基本設(shè)計流程4.1.1 建立工作庫文件夾和編輯設(shè)計文件4.1.2 創(chuàng)建工程4.1.3 編譯前設(shè)置4.1.4 全程編譯4.1.5 時序仿真4.1.6 應(yīng)用RTL電路圖觀察器4.2 引腳設(shè)置與硬件驗(yàn)證4.2.1 引腳鎖定4.2.2 編譯文件下載4.2.3 AS模式編程4.2.4 JTFAG間接模式編程配置器件4.2.5 USB-Blaster編程配置器件使用方法4.2.6 其他的鎖定引腳方法4.3 嵌入式邏輯分析儀使用方法4.4 編輯Signal Tap II的觸發(fā)信號4.5 原理圖輸入設(shè)計方法4.5.1 層次化設(shè)計流程4.5.2 應(yīng)用宏模塊的多層次原理圖設(shè)計4.5.3 74系列宏模塊邏輯功能真值表查詢4.6 keep屬性應(yīng)用4.7 Signal Probe使用方法4.8 Settings設(shè)置4.9 適配器Fitter設(shè)置4.10 HDL版本設(shè)置及Analysis＆Synthesis功能4.11 Chip Planner應(yīng)用4.11.1 Chip Planner應(yīng)用實(shí)例4.11.2 Chip Planner功能說明4.11.3 利用Change Manager檢測底層邏輯4.12 Synplify Pro的應(yīng)用及其與Quartus II接口4.12.1 Synplify Pro設(shè)計指南4.12.2 Synplify Pro與Quartus II的接口方法習(xí)題實(shí)驗(yàn)與設(shè)計4-1 設(shè)計含異步清零和同步加載與時鐘使能的計數(shù)器4-4 4選l多路選擇器設(shè)計實(shí)驗(yàn)4-3 用文本和原理圖輸入法設(shè)計8位全加器4-4 十六進(jìn)制7段數(shù)碼顯示譯碼器設(shè)計4-5 原理圖輸入法設(shè)計8位十進(jìn)制顯示的頻率計4-6 數(shù)碼掃描顯示電路設(shè)計第5章 VHDL設(shè)計進(jìn)階5.1 數(shù)據(jù)對象5.1.1 常數(shù)5.1.2 變量5.1.3 信號5.1.4 進(jìn)程中的信號賦值與變量賦值5.2 VHDL設(shè)計實(shí)例及其語法內(nèi)涵5.2.1 含同步并行預(yù)置功能的8位移位寄存器設(shè)計5.2.2 移位模式可控的8位移位寄存器設(shè)計5.2.3 位矢中‘1’碼個數(shù)統(tǒng)計電路設(shè)計5.2.4 三態(tài)門設(shè)計5.2.5 雙向端口的設(shè)計方法5.2.6 三態(tài)總線電路設(shè)計5.2.7 雙邊沿觸發(fā)時序電路設(shè)計討論5.3 順序語句歸納5.3.1 進(jìn)程語句格式5.3.2 進(jìn)程結(jié)構(gòu)組成5.3.3 進(jìn)程要點(diǎn)5.4 并行賦值語句討論5.5 IF語句概述5.6 半整數(shù)與奇數(shù)分頻電路設(shè)計5.7 仿真延時5.7.1 固有延時5.7.2 傳輸延時5.7.3 仿真65.8 VHDL的RTL表述5.8.1 行為描述5.8.2 數(shù)據(jù)流描述5.8.3 結(jié)構(gòu)描述習(xí)題實(shí)驗(yàn)與設(shè)計5-1 半整數(shù)與奇數(shù)分頻器設(shè)計5-2 簡易分頻器設(shè)計5-3 VGA彩條信號顯示控制電路設(shè)計……第6章 宏功能模塊與IP應(yīng)用第7章 VHDL有限狀態(tài)機(jī)設(shè)計第8章 系統(tǒng)優(yōu)化和時序分析第9章 VHDL結(jié)構(gòu)與要素第10章 VHDL基本語句第11章 系統(tǒng)仿真附錄主要參考文獻(xiàn)

章節(jié)摘錄

插圖：傳統(tǒng)的電子設(shè)計技術(shù)通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。并以此流程，逐步向上遞推，直至完成整個目標(biāo)系統(tǒng)的設(shè)計。例如，對于一般電子系統(tǒng)的設(shè)計，使用自底向上的設(shè)計方法，必須首先決定使用的器件類別和規(guī)格，如74系列的器件、某種RAM和ROM、某類CPU或單片機(jī)以及某些專用功能芯片等；然后是構(gòu)成多個功能模塊，如數(shù)據(jù)采集控制模塊、信號處理模塊、數(shù)據(jù)交換和接口模塊等，直至最后利用它們完成整個系統(tǒng)的設(shè)計。對于ASIC設(shè)計，則是根據(jù)系統(tǒng)的功能要求，首先從繪制硅片版圖開始，逐級向上完成版圖級、門級、RTL級、行為級、功能級，直至系統(tǒng)級的設(shè)計。在這個過程中，任何一級發(fā)生問題，通常都不得不返工重來。自底向上的設(shè)計方法的特點(diǎn)是必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問題；在整個逐級設(shè)計和測試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。在這個設(shè)計過程中的任_時刻，最底層目標(biāo)器件的更換，或某些技術(shù)參數(shù)不滿足總體要求，或缺貨，或由于市場競爭的變化，臨時提出降低系統(tǒng)成本，提高運(yùn)行速度等不可預(yù)測的外部因素，都可能使前面的工作前功盡棄，工作又得重新開始。由此可見，多數(shù)情況下，自底向上的設(shè)計方法是一種低效、低可靠性、費(fèi)時費(fèi)力、且成本高昂的設(shè)計方案。在電子設(shè)計領(lǐng)域，自頂向下的設(shè)計方法只有在EDA技術(shù)得到快速發(fā)展和成熟應(yīng)用的今天才成為可能。自頂向下設(shè)計方法的有效應(yīng)用必須基于功能強(qiáng)大的EDA工具，具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的硬件描述語言HDL以及先進(jìn)的ASIC制造工藝和FPGA開發(fā)技術(shù)。當(dāng)今，自頂向下的設(shè)計方法已經(jīng)是EDA技術(shù)的首選設(shè)計方法，是ASIC或FPGA開發(fā)的主要設(shè)計手段。

編輯推薦

《EDA技術(shù)實(shí)用教程:VHDL版(第4版)》：講技術(shù)，授技能，求職就業(yè)的幫手，布情景，述過程，教學(xué)改革的能手，舉示例，重實(shí)踐，能力培養(yǎng)的強(qiáng)手。《EDA技術(shù)實(shí)用教程:VHDL版(第4版)》特點(diǎn)：完整的知識結(jié)構(gòu)，靈活的學(xué)時安排，注重創(chuàng)新能力的培養(yǎng)?；谇榫皩?dǎo)向和工作過程的教學(xué)模式，使讀者快速入門。豐富的示例與習(xí)題，大量的實(shí)驗(yàn)與設(shè)計項(xiàng)目，立體化的配套教學(xué)資源。

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